搜索资源列表
ethernet.tar
- 以太网10/100M IP核Verilog源码，可综合。-IP Ethernet 10/100 nuclear Verilog source can be integrated.
div5
- 简单的VERILOG五分频电路描述，可综合。已经过检验-simple verilog 0.2-frequency circuit descr iption can be integrated. Have been tested
FIFO_synthesised
- verilog语言编写可综合FIFO。简单实用
hdb3
- hdb3的发送端源代码，采用verilog可综合格式书写。已经在多款fpga和cpld芯片成功综合实现。
verilog_delta_complete
- verilog设计锯齿波波形模块,可以仿真编译,综合,非常有价值!
equal_precision_cymometer
- 采用等精度测频原理的频率计的程序与仿真,用verilog语言实现,可以仿真综合得到所想时序!
square_complete
- verilog语言实现方波模块设计,可以仿真综合,可以得到理想的时序波形!
RISCCPU
- 简单的CPU设计流程PPT，用于教学目的，可综合的verilog HDL设计。-A simple CPU design process PPT, for teaching purposes, can be integrated verilog HDL design.