由于RS232的电平与Arduino Mega 2560的接口电平不能兼容，所以就需要进行电平的转换，即进行串口转换模块的设计，本文选择利用ATMEGA16U2-MU模块来做电平转换，将上位机的指令通过此模块发给下位机-Since the RS232 level is not compatible with the Arduino Mega 2560 interface level, so we need to level conversion, that is designed to seri

PLL，即锁相环。是FPGA中的重要资源。由于一个复杂的FPGA系统往往需要多个不同频率，相位的时钟信号。所以，一个FPGA芯片中PLL的数量是衡量FPGA芯片能力的重要指标。FPGA的设计中，时钟系统的FPGA高速的设计极其重要，一个低抖动, 低延迟的系统时钟会增加FPGA设计的成功率。本例程调用Xilinx提供的PLL核来产生不同频率的时钟, 并把其中的一个时钟输出到FPGA外部IO上, 也就是开发板的SMA接口上。(PLL, pll. It's an important resource