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H.264Decoder
- H.264解码器，用verilog写成，可以在FPGA上实现baseline的264解码-H.264 decoder, written with verilog, can be achieved in the FPGA on the baseline of 264 decoding
Mpeg4
- Mpeg4编解码，好不容易在国外网站上找到的源代码-Mpeg4 codec, hard to find in the foreign site
video_process_base_on_DSPandFPGA
- 基于高速数字信号处理器(DSP) 和大规模现场可编程门阵列( FPGA) ,成功地研制了小型 化、低功耗的实时视频采集、处理和显示平台. 其中的DSP 负责图像处理,其外围的全部数字逻辑功能都集成在一片FPGA 内,包括高速视频流FIFO、同步时序产生与控制、接口逻辑转换和对视频编/ 解码器进行设置的I2 C 控制核等. 通过增大FIFO 位宽、提高传输带宽,降低了占用EMIF 总线的时间 利用数字延迟锁相环逻辑,提高了显示接口时序控制精度. 系统软件由驱动层、管理层和应用层组成,使得硬件管
H264
- h.264(verilog HDL) 这是基于流水线结构的H.264解码器源码-h.264 (verilog HDL) which is based on the pipeline structure of the H.264 decoder source code
CCD
- 对ccd图像进行解码采集，并通过VGA输出-Ccd image decoding of the collection, and through the VGA output
jpeg_encoder.tar
- jpeg解码器，给出了详细的结构介绍，同时也对端口和使用配置做了详细说明-jpeg decoder, gives a detailed descr iption of the structure, but also using the configuration of the ports and a detailed descr iption
FsS
- 视频 编解码 处理运动估计 的 四步搜索法 快速块匹配-The four-step search motion estimation method for rapid block matching