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freedev_vga
- FPGA的VGA视频输出的Verilog程序
bt_rx
- 在FPGA上验证过的BT656转换成RGB的Verilog源代码
GaussDOG
- 利用DK+Handel-C工具实现SIFT算法的前期预处理功能(高斯DOG图像序列生成)的源代码。 DK+Handel-C工具能直接把基于C语言的设计转变为优化的HDL(可以实现：C到VHDL、C到Verilog、C到EDIF等的自动生成)，进而通过FPGA实现。从而保证了各种复杂的高难算法在工程应用的实时性，为许多复杂算法具体工程实现提供了重要技术手段。 源代码采用Handel-C语言编程(Handel-C由C/C++演化而来)，在DK环境中运行，可以自动实现C到VHDL、C到Veri
Code_for_MedianFilter33.rar
- 3x3中值滤波器的FPGA实现(VERILOG),3x3 median filter FPGA implementation (VERILOG)
H.264Decoder
- H.264解码器，用verilog写成，可以在FPGA上实现baseline的264解码-H.264 decoder, written with verilog, can be achieved in the FPGA on the baseline of 264 decoding
Chapter10Sample
- 图像采集的FPGA实现用Verilog语言-vidio and miage tacking with the verilog language
SkinDetect
- 基于线性容器肤色分割算法的FPGA实现,verilog源码-Linear container color segmentation algorithm-based FPGAs, verilog source
filter_dds_10.29_7.2
- 一个经过处理的FIR filter, verilog HDL实现在FPGA上-One new design of digital FIR filter , which can be implemented in FPGA kit
zynq_base_trd_14_3
- xilinx的视频处理参考Verilog代码-Video Targeted Reference Design On Xilinx FPGA With Verilog
LCD12864
- verilog实现LCD126484显示英文。利用FPGA实现底层的相关程序。-verilog achieve LCD126484 display Chinese characters.
dvi-code-verilog
- dvi encoder and decoder for fpga
saa7113
- saa7113 数据采集FPGA接口verilog源代码，和saa7113配置程序-SAA7113 data capture FPGA interface
bt_rx
- 在FPGA上验证过的BT656转换成RGB的Verilog源代码
ADV7123_BOARD
- 基于FPGA的摄像头读入，用到nios软核-verilog HDL
YCbCr-to-RGB[Verilog]
- 这是基于FPGA平台的图像颜色色彩空间转换YCbCr to RGB 采用的Verilog语言 -This is image color space conversion YCbCr color based on FPGA platform to RGB use Verilog language.
Histogram-equalization-of-FPGA
- 利用硬件语言verilog实现直方图均衡化-Histogram equalization of FPGA
sobel
- 在FPGA中，采用verilog HDL语言实现图像处理算法sobel，仿真实验通过-In the FPGA using verilog HDL language image processing algorithms sobel, simulation experiment
FPGA-H265-Encoder
- H.265的FPGA实现！！使用Verilog语言开发。-H.265 FPGA implementation! Developed using Verilog language.
VerilogVGA显示 汉字 字
- 基于Verilog的VGA显示 汉字 字符 的例子，产生字模，用于vga显示，语言verilog，基于fpgaDE2-115开发板(Which font for the VGA display)
DWT_verilog-code
- 图像压缩是图像处理中的一个重要课题，在减少图像尺寸以实时传输和存储方面起着非常重要的作用。许多标准推荐使用DWT进行图像压缩。DWT的计算复杂度对基于DWT的图像压缩算法的实时使用提出了重大挑战。在本文中，我们提出了一种改进的提升方案来计算近似和详细的DWT系数。修正的方程使用右移运算符和6位乘法器。计算中的层级减少到一个，从而最小化延迟和增加吞吐量。ViTEX-5 FPGA上实现的设计工作在180 MHz，功耗小于1W的功率。该设计占用了FPGA上不到1的LUT资源。所开发的体系结构适合于FP