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  1. VHDL

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  2. odule vga_timing ( input wire clk_i, //输入时钟 40MHz input wire reset_i, //输入复位信号 output wire vga_pixel_flag, //输出像素有效 output reg vga_line_o, //输出水平信号 output reg vga_field_o, //输出垂直信号 output reg vga_frame_o //输出帧开始信号 ) //////////
  3. 所属分类:Special Effects

    • 发布日期:2017-04-11
    • 文件大小:1.07kb
    • 提供者:李成
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