利用一块芯片完成除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短（设计过程中即可实现时序仿真）、调试方便、故障率低、修改升级容易等特点。 本设计采用自顶向下、混合输入方式（原理图输入—顶层文件连接和VHDL语言输入—各模块程序设计）实现数字钟的设计、下载和调试。 一、 功能说明 已完成功能 1. 完成秒／分／时的依次显示并正确计数； 2. 秒／分／时各段个位满10正确进位

⑴ 设计一个可供8人进行的抢答器。 ⑵ 主持人设置一个控制开关，用来控制系统得清零（显示数码灭）和抢答开始。并设置复位按钮，按动后，重新开始抢答。 ⑶ 抢答器开始时数码管显示序号0，选手抢答实行优先锁存，优先抢答选手的编号一直保持到主持人将系统清除为止。抢答后显示优先抢答者序号，并且不出现其他抢答者的序号。 ⑷ 抢答器具有定时抢答的功能，由主持人预先设定时间。 ⑸ 主持人按下复位开关，使得抢答器再次进入禁止状态，选手编号的LED数字显示器灯熄灭，电路进入原来的初始状态，准备进入下

本设计可直接用作时钟计数器，同时有调时，定时功能。 Led[3:0]显示秒钟的变化情况。 func用作计时，调时，定时功能转换。 Ledarrive用于提示计时时间已到。 change可使秒钟在数码管显示。 plus键在调时计时时使时钟加一。 shift用于调时计时时分计时与时计时的调整转换。-This design can be used directly as a clock counter, while when adjusted, timing function.