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clkgen
- 用ＭＡＴＬＡＢ产生各种时钟信号，对于不同的模块产生适当的始终信号．
SIJTQ6tQ
- 利用一块芯片完成除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短（设计过程中即可实现时序仿真）、调试方便、故障率低、修改升级容易等特点。 本设计采用自顶向下、混合输入方式（原理图输入—顶层文件连接和VHDL语言输入—各模块程序设计）实现数字钟的设计、下载和调试。 一、 功能说明 已完成功能 1. 完成秒／分／时的依次显示并正确计数； 2. 秒／分／时各段个位满10正确进位
flow_chart
- Matlab单队列多服务台仿真总流程图 本系统仿真程序采用事件步长法进行仿真，由以下功能模块组成： 1、仿真时钟； 2、事件表； 3、系统状态变量； 4、初始化子程序； 5、事件子程序； 6、调度子程序； 7、时钟推进子程序； 8、随机数产生子程序； 9、输出函数子程序； 10、统计计数器； 11、主程序。-Matlab simulation of the total single-queue multi-desk syst
frame_syn
- 这是一个帧同步数据搜索模块，用于检测输入的数据流中的帧头，当检测到帧头后输出一个同步信号。 输入数据为 8bit的并行数据流，数据流中的每帧由 10 个字节组成，为 1个字 节的帧头（47H）加上 9 个字节的数据。各个字节的中间部分与时钟上升沿对齐。 每帧数据中，除帧头外的其他数据也可能为 47H。 在数据传输过程中，帧头数据有可能受到干扰而变为其他数值，因此要求输出同步信号时具有一定的容错功能。-This is a frame synchronization
3.ClockModes
- zigbee cc2430模块时钟模式，高速晶体振荡器和rf振荡器的配置-zigbee cc2430 module clock mode, high-speed crystal oscillator and the rf oscillator configuration
sine
- 正弦信号发生器的设计,正弦信号发生器的结构由3 部分组成。数据计数器或地址发生器、数据ROM 和D/A。性能良好的正弦信号发生器的设计要求此3 部分具有高速性能，且数据ROM 在高速条件下，占用最少的逻辑资源，设计流程最便捷，波形数据获最方便。下图是此信号发生器结构图，顶层文件SINGT.VHD 在FPGA 中实现，包含2 个部分：ROM 的地址信号发生器，由5 位计数器担任，和正弦数据ROM，拒此，ROM由LPM_ROM模块构成能达到最优设计，LPM_ROM底层是FPGA中的EAB或ESB等。
F28335_drive_functions
- 28335的基本寄存器设置，包括时钟，PWM，ADC等模块的寄存器设置-28335 basic register settings, including the clock, PWM, ADC modules register settings
Gardner
- 定时恢复环路是通过把检测到的时钟误差信号反馈给前端的控制模块，并以此来调整时钟误差，使之达到与信号同步的目的。采用的插值算法是拉格朗日三次多项式插值，时钟误差检测算法是Gardner算法。