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SIJTQ6tQ
- 利用一块芯片完成除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短（设计过程中即可实现时序仿真）、调试方便、故障率低、修改升级容易等特点。 本设计采用自顶向下、混合输入方式（原理图输入—顶层文件连接和VHDL语言输入—各模块程序设计）实现数字钟的设计、下载和调试。 一、 功能说明 已完成功能 1. 完成秒／分／时的依次显示并正确计数； 2. 秒／分／时各段个位满10正确进位
Application_in_FPGA_design_of_Matlab_simulink
- 分析了MATLAB/Simulink 中DSP Builder 模块库在FPGA 设计中优点， 然后结合FSK 信号的产生原理，给出了如何利用DSP Builder 模块库建立FSK 信号发生器模 型，以及对FSK 信号发生器模型进行算法级仿真和生成VHDL 语言的方法，并在modelsim 中对FSK 信号发生器进行RTL 级仿真，最后介绍了在FPGA 芯片中实现FSK 信号发生器的设 计方法。
Cordic
- 用verilog写的Cordic运算模块，迭代次数为16次。-Cordic Module Writing With Verilog。
frame_syn
- 这是一个帧同步数据搜索模块，用于检测输入的数据流中的帧头，当检测到帧头后输出一个同步信号。 输入数据为 8bit的并行数据流，数据流中的每帧由 10 个字节组成，为 1个字 节的帧头（47H）加上 9 个字节的数据。各个字节的中间部分与时钟上升沿对齐。 每帧数据中，除帧头外的其他数据也可能为 47H。 在数据传输过程中，帧头数据有可能受到干扰而变为其他数值，因此要求输出同步信号时具有一定的容错功能。-This is a frame synchronization
CAVLE-h264
- 本压缩文件包含了h.264压缩算法中的CAVLE的编解码模块（Verilog和VHDL两个版本），包含有仿真的testbench测试文件，综合后可以直接使用-The compressed file contains the h.264 compression algorithm CAVLE codec module (Verilog and VHDL both versions), including a simulation testbench test file, can be used d
LDPC码编译码算法的研究与实现_李会雅
- 本文首先介绍了几种LDPC码的编译码算法，同时推导了译码错误概率和密度进化 过程，讨论了信道参数的门限效应。接着对LDPC码二分图中长度为4的环进行了深入 研究，提出了一种LDPC码校验矩阵的消4一环生成算法，采用Matlab和VC++融合编程 方式，完成了此算法的程序设计。此算法不仅可生成二进制LDPC码的校验矩阵，并且 对算法修正后，也可生成多进制LDPC码的校验矩阵。采用此算法后可避免LDPC码译 码过程中的重复迭代，显著提高了短帧LDPC码的误比特率性能。同时对不同参数对 L