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  1. multiply

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  2. 这是我用verilog hdl语言写的浮点乘法器,用的是基4的booth算法,对于部分积使用了5-2压缩和3-2压缩,欢迎大家指点,也欢迎大家把它改成流水线以提高速度.

  3. 所属分类：数学计算/工程计算

    • 发布日期：2008-10-13
    • 文件大小：3.93kb
    • 提供者：lanty

  1. Multiplier-digital-tube-display

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  2. 乘法器数码管显示，FPGA的verilog代码-Multiplier digital tube display

  3. 所属分类：Compress-Decompress algrithms

    • 发布日期：2017-04-17
    • 文件大小：215.02kb
    • 提供者：shixiaohong
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