CDN加速镜像 | 设为首页 | 加入收藏夹
当前位置: 首页 资源下载 源码下载 数值算法/人工智能 搜索资源 - adder vhdl

搜索资源列表

  1. 123

    0下载:
  2. 請設計一個8位元移位暫存器,規格如下: 當控制線S1,S2輸入為00時,平行載入; 當控制線S1,S2輸入為01時,在一時脈內向右shift 1位元; 當控制線S1,S2輸入為10時,在一時脈內向右shift 2位元; 當控制線S1,S2輸入為11時,在一時脈內向右shift 3位元 -Serial Adder
  3. 所属分类:matlab

    • 发布日期:2017-04-05
    • 文件大小:1.49kb
    • 提供者:陳昱志
  1. fulladder

    0下载:
  2. this is an adder code in vhdl-this is an adder code in vhdl...
  3. 所属分类:Algorithm

    • 发布日期:2017-04-25
    • 文件大小:241.38kb
    • 提供者:Sohail
  1. example7--21.10.2011

    0下载:
  2. full adder subtractor 16 bit for vhdl
  3. 所属分类:Algorithm

    • 发布日期:2017-12-02
    • 文件大小:328.4kb
    • 提供者:dushan
  1. ADDER

    0下载:
  2. vhdl最基本的入门的一个代码,一位全加器-one-bit adder
  3. 所属分类:Algorithm

    • 发布日期:2017-11-24
    • 文件大小:662byte
    • 提供者:zhenZ
  1. adder

    0下载:
  2. 这是一个半加器,采用vhdl语言,输入端啊a,b,输出sum,co。-failed to translate
  3. 所属分类:Compress-Decompress algrithms

    • 发布日期:2017-11-16
    • 文件大小:37.71kb
    • 提供者:缪苹苹
  1. 16x16multiplier

    0下载:
  2. Design, simulate and synthesize a 16-bit integer multiplier using only one 4-bit adder. This 4-bit adder is to be made with four 1-bit adders as components. The coding is in VHDL.-Design, simulate and synthesize a 16-bit integer multiplier using only
  3. 所属分类:matlab

    • 发布日期:2017-04-13
    • 文件大小:1.81kb
    • 提供者:zero chen
搜珍网 www.dssz.com