实上，我们可以把系统框图中外编码器、交织器和内编码器三部分级联后的总体，看作一个级联码的编码器，同理，外译码器、去交织器和内译码器三部分级联后的总体构成了级联码的译码器。 本次仿真外编码采用（7，4）HAMMING码，内编码采用（2，1，3）卷积码。交织编码采用（7，4）卷积交织编码或循环等差交织编码。除特别说明外，交织编码采用前者即（7，4）卷积交织编码。 -failed to translate

基于IEEE802.11n标准,采用verilog语言设计的(2,1,7)卷积码viterbi译码器,支持1/2,2/3,3/4,5/6四种码率的译码,以测试无误-IEEE802.11n standard Verilog language design (2,1,7) convolutional code viterbi decoder support 1/2, 2/3, 3/4, 5/6 four bit rate decoding to test and correct

（2,1,3）卷积码的维特比译码 硬判决 -viterby decoding

1．设计、安装、调试脉冲发生电路。 2．设计、安装、调试59′59″计时器电路。 3．设计、安装、调试译码显示电路。 4．设计、安装、调试任意状态清零电路。 5．设计、安装、调试快速校分电路。 6．设计、安装、调试整点报时电路（59′53″、59′55″、59′57″时发出频率为500Hz的低声；59′59″时发出频率为1KHz的高声）。 7．设计1－5项联接构成数字计时器电路 -A digital clock in Multisim