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vhdl
- 半加器 或门 1位二进制全加器顶层设计描述-Half adder or a binary gate full adder top-level design descr iption
half_adder
- 一位半加器工程，用xilinx ISE设计，供初学者学习-A half adder project using xilinx the ISE design for beginners to learn
WXZ
- 加法器是产生数的和的装置。加数和被加数为输入，和数与进位为输出的装置为半加器。若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。常用作计算机算术逻辑部件，执行逻辑操作、移位与指令调用。在电子学中，加法器是一种数位电路，其可进行数字的加法计算。在现代的电脑中，加法器存在于算术逻辑单元（ALU）之中。 加法器可以用来表示各种数值，如：BCD、加三码，主要的加法器是以二进制作运算。由于负数可用二的补数来表示，所以加减器也就不那么必要。-The adder is generated th
adder
- 这是一个最简单的四位的全加器设计，由两个半加器构成，采用的是VERILOG的算法级和门级描述的。-This is one of the easiest of the four full adder design, consists of two half-adder, the VERILOG algorithm-level and gate-level descr iptions.
adder6
- Full Adder 6 bit - Made out of 2 half adder and one adder
banjiaqi
- 改程序是利用LabvIEW实现简单的半加器，该程序可用于半加器的显示，以及原理说明！-Reform program is the use of LabvIEW simple half adder, the program can be used to display a half adder, and the principle that!
lab1
- half adder code for students to practice with testbench