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- MIPS处理器VHDL代码，实现加法，减法乘除等运算，可综合，
arith_lib-1.0
- 基本数学运算库 包括各种用VHDL语言描述的基本数学运算单元，瑞典联邦技术研究院（ETH）提供
shuma
- 7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用VHDL译码程序在FPGA或CPLD中实现。本项实验很容易实现这一目的。例6-1作为7段BCD码译码器的设计，输出信号LED7S的7位分别接如图6-1数码管的7个段，高位在左，低位在右。例如当LED7S输出为 \"1101101\" 时，数码管的7个段：g、f、e、d、c、b、a分
VHDL语言100例(普通下载)
- VHDL语言100例 VHDL语言100例 第1例 带控制端口的加法器 第2例 无控制端口的加法器 第3例 乘法器 第4例 比较器 第5例 二路选择器 第6例 寄存器 第7例 移位寄存器 第8例 综合单元库 第9例 七值逻辑与基本数据类型 第10例 函数 第11例 七值逻辑线或分辨函数 第12例 转换函数 第13例 左移函数 第14例 七值逻辑程序包 第15例 四输入多路器 第16例 目标选择器 第17例 奇偶校验器 第18例 映射单元库及其使用举 第19
cpu
- vhdl编的cpu，自己的课程验收实验，微指令实现，流程详细。存储，加减基本运算均有，乘法使用位移相加法得到。其中excel有微程序控制信号的编码，储存ram编写，控制器rom编写等-vhdl code of cpu, its acceptance test program, microcode implementation process in detail. Storage, addition and subtraction are the basic operations, multipl
Multiplier
- 用VHDL语言仿真乘法器设计。能够实现一般乘法运算。-Multiplier using VHDL language design simulation. Multiplication can be achieved in general.
ADDER
- 本设计是用32位的并行全加器的,可以实现浮点运算!-The design is a parallel 32-bit full adder, and floating-point operations can be achieved!
VHDL
- 74LS161 JK触发器带清0端,项目名称为dff_JK_111 十进制计数器74LS290,项目名定为CTLS290：运算方法编写的290计数器：另一种编法LS290 不带使能端的3线8线译码器 八选一数具选择器：用CASE语句 全加器： 简单的JK触发器-74LS161 JK flip-flop with cleared end Project Name dff_JK_111 decade counter 74LS290 project name as CTLS290: and comp
RISC-CPU-
- 用VHDL语言实现32位CPU的各种运算功能，熟悉32位CPU各模块的工作原理，熟悉流水线数据通路和控制单元的工作原理从而熟悉CPU的工作机理。-Mac circuit realization