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搜索资源列表

  1. miaobiao

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  2. verilog写的分频程序,可以对输入的频率分频-Verilog write the sub-frequency procedures, can the frequency of the input frequency
  3. 所属分类:assembly language

    • 发布日期:2017-03-22
    • 文件大小:137.24kb
    • 提供者:chen
  1. time_display

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  2. 用Verilog实现的电子时钟显示器,可以显示24小时制的时间-Using Verilog implementation of the electronic clock display, can display 24-hour time
  3. 所属分类:assembly language

    • 发布日期:2017-04-01
    • 文件大小:46.81kb
    • 提供者:huhahuha
  1. wddc_module

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  2. 数字下变频的Verilog程序,测试可以直接使用,将A/D信号下变频为基带I,Q两路信号-Digital down conversion of the Verilog program, testing can be used directly to A/D signal down-conversion to baseband I, Q signals two
  3. 所属分类:assembly language

    • 发布日期:2014-10-24
    • 文件大小:3.15kb
    • 提供者:gaigai
  1. seg7_counter

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  2. 這是一個提供上下數的七段顯示器之verilog的程式。透過此程式可簡易的學習如何撰寫程式來控制七段顯示器。-This is a seven-segment display to provide the upper and lower number of verilog program. Through this program can be simple to learn how to write programs to control the seven-segment display.
  3. 所属分类:assembly language

    • 发布日期:2017-04-01
    • 文件大小:1.4kb
    • 提供者:LAB
  1. UART_RS232(verilog)

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  2. /本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在PC机上安装一个串口调试工具来验证程序的功能。程序实现了一个收发一帧10个bit(即无奇偶校验位)的串口控制器,10个bit是1位起始位,8个数据位,1个结束位。串口的波特律由程序中定义的div_par参数决定,更改该参数可以实现相应的波特率。程序当前设定的div_par 的值是0x145,对应的波特率是9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间划分为8个时隙以使通信同步.程序的工作过程是:串口处于全双工工作
  3. 所属分类:assembly language

    • 发布日期:2017-11-07
    • 文件大小:586.22kb
    • 提供者:饕餮小宇
  1. Theworldoflinkedstatemachine

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  2. verilog代码 可以在VGA上显示菱形变化的条纹-Verilog code can the rhombus change the stripes displayed in VGA
  3. 所属分类:assembly language

    • 发布日期:2017-11-17
    • 文件大小:664.81kb
    • 提供者:kevin
  1. MIPSCPU

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  2. 用verilog描述一个mips体系结构的cpu,分别用c语言mips汇编语言写了一段程序,翻译成机器码可以再cpu上运行。仿真结果三者完全一致。-Mips architecture cpu with verilog descr iption c language mips assembly language to write a program, translated into machine code can then cpu running on. Simulation results e
  3. 所属分类:assembly language

    • 发布日期:2017-11-08
    • 文件大小:10.86mb
    • 提供者:王博
  1. module-counter8

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  2. 用verilog实现8为计数器频率范围20-80kHz,根据DDS原理来一个时钟计数器记一下,n=n+1,根据公式fout=(fc÷x)÷2,fout=80 fc=320,所以n≥2时,再取反,又由公式 fout=(k.fc)÷2^n,k=50hz,fout=80khz,fc=320,所以数据的位宽n≥7。 设计要求两路方波信号的相位差在0-360゜可调,可以根据延时来实现。具体的-8 is realized with verilog counter frequency range 20-8
  3. 所属分类:assembly language

    • 发布日期:2017-03-31
    • 文件大小:24kb
    • 提供者:倪飞
  1. experiment_4_uart_communication

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  2. 这是一个uart串口通信的代码,是基于ise运行的verilog语言,可以实现上位机和开发板的通信以及开发板显示数据并返回累加和的功能。- This is a serial code for uart communication is based on running ise verilog language, you can achieve PC and development board communications, and development boards to display
  3. 所属分类:assembly language

    • 发布日期:2017-05-13
    • 文件大小:2.85mb
    • 提供者:michael lee
  1. d4be0f12fa4601bc23440a9b9cfccc07

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  2. 这个是vhdl与verilog程序语言互相转换的一个软件,可以省去很多麻烦-This is the VHDL and Verilog program language conversion of a software, you can save a lot of trouble
  3. 所属分类:assembly language

    • 发布日期:2017-06-13
    • 文件大小:19.26mb
    • 提供者:陈凌峰
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