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uartdesign
- 完成VHDL实现UART准确无误码传输.
uart_dout
- 全双工UART口通信程序（Verilog版本）
uart16750_latest[1].tar
- uart 16750 core discripe with VHDL language
uart
- verilog实现UART收发源码 内有testbench-the UART transceiver Source for verilog implementation With testbench
uart
- 用verilog描述的uart收发模块，比较经典。-With the the UART transceiver module Verilog described, classic.
SX
- 基于Proasic3 startkit开发板，描述了8位地址锁存芯片74ls259和Uart接受模块，通过这两个模块来控制开发板上的led.-Based on the the ProASIC3 StartKit development board, describes the 8-bit address latch chip 74LS259 and the UART receiving module, to control development board led by these two m
SDRAM_FPGA
- 这个是SDRAM的控制程序，包括包括UART和FIFO模块，适合FPGA开发人员看，也适合初学者学习。-This is the SDRAM control procedures, including including UART and FIFO module, suitable for FPGA developers look, but also suitable for beginners to learn.
uart_plb_latest.tar
- Uart 功能支持PLB总线，异步收发功能等-Uart desciption
uart
- 电平检测数据采集都是在“ 每位数 据的中间”进行着。在上图中 RX_Pin_In 输入一帧数据，当 detect_module.v 检测到低 电平（起始位）， rx_control_module.v 和 rx_bps_module.v 就产生定时（与 RX_Pin_In 的波特率是一致）。然而 rx_bps_module.v 产生的定时是在每个位时间的中间。 在第 0 位数据，采取忽略的态度，然后接下来的 8 位数据位都被采集，最后校验位和停 止位，却是采取了忽略的操作。有一