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uart_fifo_receive
- 串口接收数据并将数据存入FIFO，解决不同速率的设备之间进行串口通讯-UART communication
fifo_internet
- 一个同步FIFO的例子。通过读写指针控制FIFO的空和满-A synchronous FIFO example through reading and writing pointer control FIFO empty and full
homework02-LinkedQueue
- ConcurrentLinkedQueue是Queue的一个线程安全实现。 它是一个基于链接节点的无界线程安全队列。此队列按照 FIFO（先进先出）原则对元素进行排序。队列的头部 是队列中时间最长的元素。 队列的尾部 是队列中时间最短的元素。新的元素插入到队列的尾部，队列获取操作从队列头部获得元素。 当多个线程共享访问一个公共 collection 时，ConcurrentLinkedQueue 是一个恰当的选择。此队列不允许使用 null 元素。 -ConcurrentLink
first
- 编写程序，设置不同的页面数，使用不同的页面替换策略算法进行模拟页面替换。先进先出，最近最久未使用页面置换算法等，并计算缺页率。-Programming, set a different number of pages, use a different page replacement algorithm simulation page replacement strategy. FIFO, the most recent time using the page replacement algor
rd_wr_fifo_tb
- 68013 slave fifo 读写测试程序 fpga开发-68013 slave fifo
fifo12_12
- 异步fifo.能够实现异步缓冲数据，希望大家能够有帮助-Synchronous fifo, to achieve synchronization of the buffer, the hope that useful
fifo16
- 异步的FIFO。带TESTbenchi。希望对大家有帮助啊-Asynchronous FIFO. With TESTbenchi. I hope to have everyone help ah
fifo16_16
- 异步的fifo,写时钟和读时钟相互独立，能够对数据进行缓存处理。希望对大家有用-Asynchronous fifo, write clock and the read clock independent of each other, capable of processing the data cache. I hope useful
Chapter-9
- 9.1 异步FIFO设计实例 9.2 DDR SDRAM Controller设计实例-9.1 Asynchronous FIFO design example 9.2 DDR SDRAM Controller Design Example
myfifo
- 有空FIFO的源码，功能齐全，经过调试下载-you yong de programmer
DBfifo
- 同步FIFO设计源代码，带有复位信号的同步FIFO设计，能够在同一个时钟域范围内写入读出数据，从而做到传递数据的功效。-Synchronous FIFO design source code, synchronous FIFO design with a reset signal, can write and read data in the same clock domain range, so do efficacy data transfer.
sync_FIFO
- asynchronous fifo verilog code
src
- ad9628配置，给出了spi配置接口的时序描述。设计中需要例化altera的fifo。(ad9628 configure with spi configuration timing,and there is a QuartusII fifo in the design.)