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lxa
- 将4MHz的访波输入到ccc模块上，输出500Hz提供鸣叫声频。1kHz的方波经fen10模块进行十分频后为秒模块mian、分模块mina、时模块hour，提供时钟信号；用sst模块为整点报时提供控制信号，（当59 50\"、52\"、54\"、56\"、58\"时，q500输出为”1”，秒为00时qlk输出为”1”,这两个信号经过逻辑或门实现报时功能）；用sel模块提供数码管片选信号；用模块bbb将对应数码管信号送出需要的显示信号；用七段译码器dispa模块进行译码。 将4MHz的访波输入
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- 介绍了基于FPGA的多功能计程车计价器的电路设计。该设计采用了可编程逻辑器件FPGA的ASIC设计，并基于超高速硬件描述语言VHDL在Xilinx公司的SpartanⅡ系列的2sc200PQ208-5芯片上编程实现了整个系统的控制部分，整个自动控制系统由四个模块构成：秒分频模块、控制模块、计量模块和译码显示模块。该设计不仅仅实现了显示计程车计费的功能，其多功能表现在它可以通过选择键选择显示计程车累计走的总路程和乘客乘载的时间。计时、计程、计费准确可靠，应用于实际当中有较好的实用价值和较高的可行性
VHDL
- VHD设计实例8位加法器的设计分频电路数字秒表的设计
matlab
- 本文章是关于正交频分复用信道模拟仿真的，文章介绍了整个设计的方案和流程
数字钟的设计
- 数字式计时器一般都由震荡器，分频器，译码器及显示几部分组成。其中震荡器和分频器组成标准秒信号发生器，接成各种不同进制的计数器组成计时系统，译码器，显示器组成显示系统，另外一些组合电路组成校时调节系统。-digital timer usually are oscillator, dividers, decoder and display several parts. Which oscillator and divider standard component signal generator s
mimoofdm--matlab
- 正交频分复用系统中的一种子空间盲信道估计matlab仿真源程序-Orthogonal frequency division multiplexing system in a subspace blind channel estimation matlab simulation source
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school-management-system
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vhdl
- vhdl电子秒表设计 分频器 t触发器 模型框图-clock about vhdl
VHDL秒表计时
- 用VHDL实现秒表计时，包括对于时钟分频的体现和对秒表计数的体现，最终是将编码译码到七段数码管