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010919.pdf
- 全数字锁相环ＶＨＤＬ描述并实现功能仿真，另附有图形说明-DPLL VHDL descr iption and achieve functional simulation, followed by graphic shows
verilogpll1234
- 基于verilog的全数字锁相环的设计，基于verilog的全数字锁相环的设计。-verilog DPLL the design, verilog based on the DPLL design.
DPLL_Circuit
- 本文在说明全数字锁相环的基础上，提出了一种利用FPGA设计一阶全数字锁相环的方法，并 给出了关键部件的RTL可综合代码，并结合本设计的一些仿真波形详细描述了数字锁相环的工作过程，最后对一些有关的问题进行了讨论。
Matlabquanshuzisuoxianghuanfangzhenmoxing
- 在总结前人提出的一些锁相环仿真模型的基础上，用Matlab语言构建了一种新的适用于全数字仿真模型。
smart
- 智能 全数字锁相环的设计 -smart all digital PLL design , very good
2009
- 智能全数字锁相环的设计,基于FPGA实现。-Intelligent all-digital phase-locked loop design, FPGA-based implementation.
Nl-diystem
- 新型全数字锁相环在无功补偿系统中的应用New all-digital PLL in reactive power compensation system-New all-digital PLL in reactive power compensation system
Matlab-about-pll
- 。在总结前人提出的一些锁相环仿真模型的基础上,用Matlab 语言构建了一种新的适用于全 数字锁相环的仿真模型 对全数字锁相环版图进行了SPICE 仿真,与该模型的仿真结果相验证。-. Built using Matlab language summary of some of the previously proposed phase-locked loop simulation model based on a simulation model of a new applicable t
ADPLL-patent
- 全数字锁相环的几个专利，全部为英文，很好的参考资料-DPLL patent
aaa
- 一种全数字时钟数据恢复电路的设计与实现，提出一种改进型超前滞后锁相环法的全数字时钟恢复算法，与同类电路比较，具有数据码率捕获范围宽、捕获时间短的优点。-Clock Date Recovery(CDR)circuit is a important part of data transmission equipment．For the burst data transmission，the traditional phase—lock loop can hardly achieve the re