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A-novel-algorithm-implementing-PLL
- 设计了一种新颖的三相锁相环的设计算法，可以用于不平衡电压的相位检测和跟踪。-A modified soft phase lock loop algorithm improving the performance inDynamic phase tracking and detection of unbalanced voltage
souyuv2
- 锁域安全桌面常见问题解决方案，用于指导用户安装及使用-Refresh AJAX components
Costas-matlab
- 针对扩频系统的载波同步, 研究了数字Costas 环的设计和实现方法。介绍了数字Costas 环的结构、实现 载波同步的基本方法。以二阶环为例, 分析了数字锁相环的环路滤波器的参数设计方法, 为数字Costas 环的设计提 供了参考。提出了在高速信号处理板( 以FPGA 和DSP 为基础) 中数字Costas 环的实现方案, 经工程验证, 能够实现 载波同步, 解调出所需信号。-Design and Implementation of Digital Costas-loop
usbkey
- 到了解锁界面后 再按CAD仍旧会出现 那个功能选择界面（即 锁定计算机、任务管理器等），在网上找解决方法 希望能够在到达解锁界面后也能够不出现功能选择界面-To unlock the interface and then press the CAD would still appear that function to select the interface (ie, lock computer, task management, etc.), and the Internet to find
1602
- 锁存器(Latch)是一种对脉冲电平敏感的存储单元电路，它们可以在特定输入脉冲电平作用下改变状态。锁存，就是把信号暂存以维持某种电平状态。-Latches (Latch) is a pulse level sensitive storage unit circuit, they can be in specific input pulse level under the role of change state. Lock to save, the signal is temporary in
guajisuo
- 挂机锁，无论在网吧在家里都可以挂，操作不仅简单而且功能强大。-Lock, both in the Internet bar at home can be hung, operation is not only simple and powerful.
PLL
- 基于锁相环的数字调制解调的分析与设计-phase modulation and demodulation based on PL.
CPandI
- pll仿真,锁相环的设计与simulink下的仿真图。准确的。-pll simulation, phase-locked loop design with simulink under the simulation diagram. Accurate.
001
- 用c语言详解的关于操作系统中得多道系统中多进程并发执行，为了提高系统性能解决进程死锁问题，进程的优先级是动态变化的。正在执行的进程优先级会随时间降低，而挂起的进程或等待的进程的优先级会逐渐升高，这样就解决了操作系统中一个地优先级程序长期占据cpu，而高优先级进程却迟迟不能得到处理。 -Concurrent execution on multi-process operating system in much the system using c language Detailed, in o
Phase-and-Frequency-Detector
- 针对锁频锁相器( Phase and Frequency Detector, PFD) 应用于低信噪比、大频偏的条件, 通过理论分析和仿真验证阐述了窗口类型对系统频偏捕获速度、范围、噪声门限及相位噪声抖动的影响机理. 推导出等效相位噪声功率谱密度的表达式. 证明了大窗口具有更低的噪声门限和更小的稳态相位抖动, 但捕获速度较慢. 为了提高捕获速度, 对鉴相器输出值取极性运算得到改进的PFD 算法. 新算法不仅能增加鉴相增益提高捕获速度 还可以减少等效噪声功率谱密度降低相位抖动 同时新算法不需要乘法
CS8955_RDS
- RDS(Radio Data System)数据广播系统是将数字信号调制到调频波段 (87.5~108MHz)并以广播的形式发送的一种信号传输系统。这种传输模式在北美 和欧洲得到了采用，而且得到越来越多的其他国家的关注。在北美和欧洲 都有 相应的标准，即RBDS 和RDS。 传输数据时，数据加载到57KHz 的副载波频段。副载波经过调制以适应固定 的双相编码信号。这个副载波经过抑制以避免调制后的数据在锁相环立体声解码 器中产生混叠同时还要与德国同样采用57KHz 频率作为
Android
- Android获取系统隐藏服务实现锁屏，大家可以学习学习。-Android acquisition system to hide the service to achieve lock screen
DDS_Lock_In_Amplifier
- 采用锁相环,直接数据合成技术创建的工程,在FPGA实现-Using phase-locked loop, direct data integration technologies to create works in the FPGA
testPLL
- 9s12G128 锁相环测试 可以提升到80Mhz
2.tar
- 银行家算法，避免产生死锁，检查银行家算法是否存在安全序列-Bankers algorithm avoid deadlock, check the banker' s algorithm is a safe sequence
HTC-EVO-3D-unlock-BootLoader-setup
- HTC EVO 3D的官方解锁详细步骤，需要重新锁定手机刷官方系统的机油值得参考-HTC EVO 3D official unlock more steps need to re-lock the phone to brush the official system of oil, it is also useful
Carrier-Recovery
- 本论文详细了关于载波恢复的锁相环原理，可以借鉴下，讲的不错-Of this thesis in detail on the carrier recovery phase-locked loop principle, can learn from the next, talking about good
fll
- 本论文详细介绍了锁频环中的二阶环路滤波器的设计，以及进行了相应的仿真。-Of this thesis describes a second-order loop filter design in the frequency-locked loop, and the corresponding simulation.
costas_PLL
- costas载波恢复算法 锁相环路，注释很清楚-costas carrier recovery algorithm PLL
inipll
- 在锁相环时钟频率切换过程中，只有当锁相环稳定后CPU才会切换到新的PLL设置。因此在设置完PLLCR后需要等待PLL稳定。PLL的切换时间大约等于131072个输入时钟周期。 -The PLL clock frequency switching process only when the phase-locked loop stable CPU will switch to the new PLL settings. After setting PLLCR need to wait for t