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  1. 三角函数的Verilog HDL语言实现

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  2. 以Actel FPGA作为控制核心,通过自然采样法比较1个三角载波和3个相位差为1 200的正弦波,利用Verilog HDL语言实现死区时间可调的SPWM全数字算法,并在Fushion StartKit开发板上实现SPWM全数字算法。(With Actel FPGA as the control core, between 1 and 3 triangular carrier phase difference of 1200 sine wave by natural sampling, rea
  3. 所属分类:文章/文档

    • 发布日期:2017-12-16
    • 文件大小:145kb
    • 提供者:所罗门
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