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DigitalssStopwatch
- 本秒表计时器用于体育竞赛及各种要求有较精确时的各领域。此计时器是用一块专用的芯片，用VHDL语言描述的。它除开关、时钟和显示功能以外，它还包括1/100s计时器所有的控制和定时功能，其体积小，携带方便。-the stopwatch timer for the various sports competitions and requires more accurate at the various fields. This timer is a dedicated chip, using the
clock
- 基于vhdl的数字钟 有闹钟,秒表,时钟,日期等功能 秒表可以开始,暂停,清零, 时钟可以设置时间, 还可以设置日期
clock_fpga
- 通过fpga产生时钟的VHDL源码，QII7.1下调试通过
自动售货机VHDL程序与仿真
- library ieee; use ieee.std_logic_arith.all; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity PL_auto1 is port ( clk:in std_logic; --系统时钟 set,get,sel,finish: in std_logic; --设定、买
06626_DLL
- XILINX的DLL的使用介绍，对于时钟的应用有很大的帮助-XILINX the use of the DLL, the application for the clock will be very helpful
Myshizhong
- 多功能数字时钟设计方案及电路图，以及必要分析-Multi-functional digital clock and circuit design, as well as the need to analyze the
VHDLpipeline
- 流水线实现圣经，可以大幅度提高系统时钟指标，可以提高编程水平-Pipeline to achieve the Bible, can greatly improve the system clock indicators, can increase the level of programming
CRC
- 本文提出一种通用的CRC 并行计算原理及实现方法,适于不同的CRC 生成多项式和不同并行度(如8 位、16 位、及32 位等) ,与目前已采用的查表法比较,不需要存放余数表的高速存储器,减少了时延,且可通过增加并 行度来降低高速数传系统的CRC 运算时钟频率.-In this paper, a universal principle of CRC and implementation of parallel computing methods for generating differ
vhdl
- 数字时钟20进制，包含源代码。仅供参考。不负任何责任。-shuzishizhong
DDRIO
- Xilinx公司开发板中的一个模块，在时钟的上升和下降沿同时传输数据。使用时需要在ISE集成开发环境下利用VHDL进行例化。本文是对该模块功能的说明，是个人的学习总结-Xilinx has developed a module board, in the clock' s rising and falling at the same time transmission of data. ISE needs to use integrated development environment
clock1
- 用VHDL语言编写的带有闹钟功能的数字时钟，可实现定时定点闹钟。-Written in VHDL, digital clock with alarm function can be realized fixed-point alarm regularly.
TheRealizationofAdaptiveArithmeticCoderWithFPGA.ra
- 本文又用C语言实现了标准的自适应算术编码，拿它与用FPGA实现的改进后的自适应算术编码的仿真结果对比验证了这种改进后编码器编码的正确性。此种结构的编码效率很高，一个时钟编码一个数据比特，时钟频率可以达到50MHZ，占用的硬件资源大约有800个CLB(可配置逻辑模块)。-This thesis realizes the adaptive arithmetic coding which is not improved with C language，compare with the result o
shuzizhong
- vhdl多功能数字时钟，实现计数，整点报时等功能。-vhdl multifunction digital clock, to achieve count, the whole point timekeeping functions.
VHDL-ALARM
- 要求设计一个带闹钟功能的24小时计时器 它包括以下几个组成部分： ① 显示屏：4个七段数码管显示当前时间(时：分)或设置的闹钟时间；一个发光二极管以1HZ的频率跳动，用于显示秒； ② 按键key1，用于设置调时还是调分； ③ 按键key2，用于输入新的时间或新的闹钟时间，每按下一次，时或分加1； ④ TIME(时间)键，用于确定新的时间设置； ⑤ ALARM(闹钟)键，用于确定新的闹钟时间设置，或显示已设置的闹钟时间； ⑥ 扬声器，在当前时钟时间与
clkctrl
- 利用VHDL语言编写的80C51单片机时钟控制模块-80C51 microcontroller clock control modules using VHDL language
ADC0809
- ADC0809 VHDL代码的顺序控制、输入时钟模块默认为100赫兹 -ADC0809 VHDL code of sequence control, the input clock module defaults to 100 hz
VHDL-traffic-light
- 交通信号控制器VHDL设计 1、设计一个南北方向为主干道，东西方向为支干道的； 2、选择一个标准时钟发生电路，为电路提供一个标准1HZ信号； 3、（1）交通灯从绿变红时，有5秒黄灯亮的间隔时间； （2）交通灯红变绿是直接进行的，没有间隔时间； （3）主干道上的绿灯时间为50秒，支干道的绿灯时间为30秒； -Traffic signal controller VHDL design
Eclock
- Xilinx实现电子时钟功能，具有调整时间功能，设置闹钟功能，闹钟播放音乐等，非常适合VHDL入门。-Xilinx implement electronic clock function, have adjustment time function, set the alarm function, the alarm to play music, ideal for entry VHDL.
JIANYISHIZHONG
- 基于FPGA的简易时钟，使用VHDL语言编写。有源代码 可用试验箱实现功能(Simple clock based on FPGA)
sp_project
- 使用vhdl语言在quatus上编写自定义元件，用原理图实现了蜂鸣器按照音阶一秒换一个音进行循环发声，系统时钟为20m。(Using the VHDL language to write a custom component on the quatus, the buzzer is used to make a circular sound in one second of the phonetic scale, and the system clock is 20m.)