模块使用外部滤波器回路来抑制信号抖动和电磁干扰。滤波器回路由PLL接在滤波器输入引脚PLLF和PLLF2之间的电阻Rl和电容Cl、C2组成。电容 Cl、C2必须为无极性电容。在不同的振荡器频率下，R1、Cl、C2的取值不同，常用的参数组合如表l所列。PLL模块的电源引脚PLLVCCA分别通过磁珠和0.1μF的电容与数字电源引脚VDD和数字地引脚VSS连接，构成低通滤波电路，保证时钟模块的可靠供电。模块使用外部滤波器回路来抑制信号抖动和电磁干扰。滤波器回路由PLL接在滤波器输入引脚PLLF和PLL

本文所指的开发工程师，仅指程序开发人员和以数字电路开发为主的电子工程师。 当你选择计算机或者电子、自控等专业进入大学时，你本来还是有机会从事其它行业的，可你毕业时执迷不悟，仍然选择了开发做为你的职业，真是自做孽不可活。不过，欢迎你和我一样加入这个被其它人认为是风光无限的“白领”吧。

在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解RTL电路时序模型的基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水平。-In digital circuit design, the timing design is a main indicator of system performance in