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bchFPGAachieve
- BCH码译码器的FPGA实现 BCH码一种新的译码方法-BCH decoder FPGA BCH code decoding a new method
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- 本人把这次课程设计作为培养实践能力的初次练兵，以数字通信中的编码器、译码器及锁存器为核心设计了八路抢答器。-I regard this as a training curriculum design practical ability of the initial training, and digital communications to the encoder, Decoder and latches at the core design of the Eighth Route Army
xin
- 同属HDB3编译码器系统的课程设计与仿真
viterbi
- 适合高速Viterbi译码器的hdl的设计与实现
4选1数据选择器设计
- 3-8译码器设计 4选1数据选择器设计 4位比较器设计 七人表决器设计 计数器设计 交通灯信号控制器设计,3-8 Decoder 4 election to choose a data compared Design 4 Design Design a vote of seven traffic lights signal counter design controller design
xinxilunshiyuanbaogao
- 信息论的课程实验报告实验一 信道容量的迭代算法程序设计………………….4 实验二 唯一可译码判决准则…………………………… 9 实验三 Huffman 编码方案程序设计…………………15 实验四 LZW编码方案程序设计…………………… 20 实验五 Shanoon编码方案程序设计………………… 23 实验六 循环码的软件编、译码实验…………………….27 实验七 BCH码最大似然译码器设计………………… 31 -Information theory course ex
DecL7S
- 学习7段数码显示译码器设计、多层次设计方法、和总线数据输入方式的仿真。-Learning 7 digital display decoder design, multi-level design methodology, and the bus data input mode of simulation.
decoder
- 此三八译码器，实现模拟信息量到数字量的计算。-This decoder 38, the amount of information to achieve Analog figure calculation.
shuziqiangdaqi123
- 数字抢答器（数字电路）【课程设计】数字抢答器由主体电路与扩展电路组成。优先编码电路、锁存器、译码电路将参赛队的输入信号在显示器上输出；用控制电路和主持人开关启动报警电路，以上两部分组成主体电路。通过定时电路和译码电路将秒脉冲产生的信号在显示器上输出实现计时功能，构成扩展电路。经过布线、焊接、调试等工作后数字抢答器成形。-Answer the number of devices (digital circuit) curriculum design】 【Answer is controlled b
taxi
- 介绍了出租车计费器系统的组成及工作原理，简述了在EDA平台上用单片CPLD器件构成该数字系统的设计思想和实现过程。论述了车型调整模块、计程模块、计费模块、译码动态扫描模块等的设计方法与技巧。-Introduced a taxi meter system, the composition and working principle outlined in the EDA platform, with the single-chip CPLD devices constitute the digit
jiaotongxinhaodengkongzhiqidesheji
- 本论文主要介绍了红、绿、黄三色交通信号灯较简单的数字逻辑控制电路设计及其原理。本设计方案由定时器、分频器、扭环形计数器、十进制减法器及七段显示译码器实现交通灯红、黄、绿三色的自动切换，在切换灯光颜色的同时进行时间定时状态的切换，使整个交通灯系统得以按照事先设定的定时时间顺利运转。-This paper focuses on the red, green, yellow three-color traffic signal control of the relatively simple digi
Viterbi_Decoder_based_on_FPGA
- 一篇关于Viterbi译码器在FPGA上的实现的很好的论文，特别值得推荐。-A Viterbi decoder in the FPGA on the realization of the good on paper, in particular, is recommended.
2-16showdecoder
- 输入为二进制，输出为十六进制的七段发光译码器-Binary input and output for the seven-segment light hexadecimal decoder
ADC0809
- ADC0809 是8 位逐次逼近型A/D转换器。它由一个8路模拟开关、一个地址锁存译码器、一个A/D 转换器和一个三态输出锁存器组成（见图1）。多路开关可选通8个模拟通道，允许8 路模拟量分时输入，共用A/D 转换器进行转换。三态输出锁器用于锁存A/D 转换完的数字量，当OE 端为高电平时，才可以从三态输出锁存器取走转换完的数据。-ADC0809 8-bit successive approximation A/D converter. It consists of an 8-channel a
digitalppt
- 数字设计课件ppt，基本的门，译码器，编码器，多路复用器，比较器，锁存器，触发器等-Digital design courseware ppt, basically the door, decoder, encoder, multiplexer, comparator, latch, trigger, etc.
74ls138rar
- 74HC138管脚图:74LS138 为3 线－8 线译码器，共有 54/74S138和 54/74LS138 两种线路结构型式，其工作原理如下： 当一个选通端（G1）为高电平，另两个选通端（/(G2A)和/(G2B)）为 低电平时，可将地址端（A、B、C）的二进制编码在一个对应的输出端以低 -74HC138 pin diagram: 74LS138-8 line, 3-wire decoder, the the total 54/74S138 and 54/74LS138 tw
NANDFlash-controller-BCH-code
- 提出一种应用于 NAND Flash 控制器的并行 BCH 编/译码器，在译码阶段引入流水线操作和分组预取译码操作，提升 BCH 码的译 码效率。实验结果表明，在 NAND Flash 的 2 KB 页读取操作中，该编/译码器纠正 8 bit 的随机错误只需要 565 个周期的译码时间，是采用按页预取译码方式所需时间的 1/4。 -Anew architecture of parallel BCH encoder and decoder applied in NAND Flash Con
decoder
- vhdl语言编写的7段数码管译码器，包含了全部代码和工程图-7-segment LED decoder vhdl language contains all the code and drawing
74HC138
- 基于51单片机的译码器实验 138译码器实验验 实验目的： 1. 了解138译码器工作原理 2. 学会用C语言对138译码器简单控制 实验现象： LED灯每隔一段时间循环点亮 接线方法： J15连JP1 -Based on 51 single chip decoder experiment
3-8译码器
- 基于vhdl的3-8译码器的代码输入、测试平台及仿真(Code input of 3-8 decoders)