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clock
- 大型设计中FPGA的多时钟设计策略，使用atmel
clk4
- clk4 时钟分频设计用于FPGA入门设计-clk4 clock divider is designed for FPGA design entry
clk_wiz_ds709
- FPGA设计中，时钟资源安排使用指南，对高性能设计很重要-FPGA designs, the clock resources, arrange the use of guidelines, the design is very important for high-performance
multiclock
- fpga 设计中多时钟方案fpga design, multi-clock program-fpga design, multi-clock program
desginacrossclockfield
- FPGA设计时,常遇到多个时钟一起工作的情况, 这时就要考虑时钟域的问题,以及不同时钟域间的通信.此文详细介绍了跨时钟设计的相关问题.-FPGA design, often encounter a number of clock to work together, when we must consider the clock domains, as well as communication between different clock domains. This article det
TheRealizationofAdaptiveArithmeticCoderWithFPGA.ra
- 本文又用C语言实现了标准的自适应算术编码，拿它与用FPGA实现的改进后的自适应算术编码的仿真结果对比验证了这种改进后编码器编码的正确性。此种结构的编码效率很高，一个时钟编码一个数据比特，时钟频率可以达到50MHZ，占用的硬件资源大约有800个CLB(可配置逻辑模块)。-This thesis realizes the adaptive arithmetic coding which is not improved with C language，compare with the result o
Clock-Management-Tips
- FPGA 多时钟设计中的时钟管理贴士 摩托罗拉半导体 Sylvain Haas 写的-Clock Management Tips on a Multi-Clock Design
ad
- 程序是本人亲测，可实现fpga对ads804的高速数据采集，和输出。利用了fpga的fifo和ad芯片每六个时钟数据更新一次的原理-The program I pro-test, the FPGA the ads804 high-speed data acquisition and output. The principle of use fpga fifo and ad-chip is updated once every six clock data
aug09_2
- 基于FPGA的高性能离散小波变换设计，本设计在最高处理速度方面具有明显的优势。在此基础上，考虑到通用性的要求，本文还设计了一种小波种类可选、小波阶数可调的通用小波变换FPGA架构，该通用小波正、反变换系统的最高时钟频率分别为114.10 MHz、152.09 MHz。此结构具有通用性强的特点，可高性能实现多种小波变换。-Design high-performance FPGA-based discrete wavelet transform, this design has obvious ad
rev2
- 为达到干涉合成孔径声纳系统对信号源的特殊要求,提出了一种基于SOPC技术的FPGA实现方法,该信号源一方面提供给发射机模拟信号,还给回波信号采集系统提供时钟和同步信号以保证信号系统时间一致性,同时还给接收机的时变增益信号实现对回波信号衰减的补偿 另一方面还实时采集并传输声纳系统在水下的运动姿态、深度、压力等信息 经过湖试和海试,该信号源系统完成了模拟信号和数字信号各项指标的测试,满足设计要求。-To reach the special requirements interferometric s
FPGA-Muti-clock
- FPGA 或者CPLD多时钟设计指南，如何使得多时钟设计时候减少抖动，噪音等-FPGA or CPLD clock design guide, how to make multi-clock design time to reduce jitter, noise, etc.
PLL-setting
- FPGA中锁相环的具体设置方法，可以使系统时钟稳定-Setting method of fpga pll, it make system clock stable.
bingzhuanchuan
- 用FPGA的状态及实现将单片机输出的16位数据串口输出 当数据输出完成后，LD数据线产生一个时钟的高电平-FPGA state when the the microcontroller output 16-bit data serial output data output is complete, the LD data lines generate a clock HIGH
clock
- 异步时钟域转换成同步时钟域的方法，fpga时钟设计的好资料-Asynchronous clock domains into synchronous clock domains, clock fpga design
digital-clock-base-on-fpga
- 基于FPGA的数字时钟，具有显示时分秒和闹铃设置功能-digital clock base on FPGA
FPGA
- 数字钟，实验程序描述，vhdl语言描述，看电视剧广发卡三季度发卡了-Digital clock, experimental procedures described, vhdl language descr iption, watching TV wide hairpin hairpin three quarters of the
CLOCK
- FPGA实现数字钟。大学数字电路实验用的-FPGA implementation of a digital clock. University experiment with digital circuits
FPGA-based-clock-extraction-circuit
- 基于FPGA的时钟提取电路.跳变沿捕捉程序.可控计数器程序-FPGA-based clock extraction circuit. Edge capture process. Controllable counter program
PLL_100M
- 实现pll分频功能倍频功能可得到fpga说需要的频率实现多的时钟输入-Multiplier pll divide function to achieve functionality available fpga said I need to achieve multi-frequency clock input
DS1302
- FPGA实现的DS1302时钟，可以实时显示时间(FPGA implementation of the DS1302 clock, real-time display time)