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PARITYGENERATOR
- parity generator implented in 3 models of vhdl
renyiboxing
- 信号发生器是一种常用的仪器,能够实现各种波形,不同频率的输出,电子测试系统的重要部件。本研究 的数字信号发生器足基于直接数字合成即DDS技术设计的,采用VHDL与C语言相结合的方法,通过查找存储 于ROM查找表中的各种标准波形数据,产牛频率Hf调并且高精度的正弦波、方波、锯齿波等常用信号,并且町 以通过修改表中的数据,实现任意信号发生器-Signal generator is a commonly used instrument to achieve a variety of wav
vhdl
- 伪随机序列发生器的vhdl算法 设计一个伪随机序列发生器,采用的生成多项式为1+X^3+X^7。要求具有一个RESET端和两个控制端来调整寄存器初值(程序中设定好四种非零初值可选)--Design of VHDL algorithm for pseudo random sequence generator is a pseudorandom sequence generator, using the generating polynomial 1+X^3+X^7. RESET has a cli