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async_transmitter
- 该程序为RS232串口通信的VERILOG程序，在FPGA上已通过验证，在测试范围内误码率为0-The program for the RS232 serial port communications VERILOG procedures, the FPGA has been validated in the test range of bit error rate is 0
crc_explain
- 循环冗余校验 CRC 的算法分析和程序实现。通信的目的是要把信息及时可靠地传送给对方，因此要求一个通信系统传输消息必须可靠与快速，在数字通信系统中可靠与快速往往是一对矛盾。为了解决可靠性，通信系统都采用了差错控制。本文详细介绍了循环冗余校验CRC（Cyclic Redundancy Check）的差错控制原理及其算法实现-Cyclic Redundancy Check
jiaozhi
- 完成通信系统中数据交织器的设计的设计，要求用Verilog HDL编程，包括源程序，仿真波形和实验结果及分析结论等。 -Completed the design of the communication system data interleaver design requirements using Verilog HDL programming, including source code, simulation waveforms and experimental results an
zhongzhilvbo
- 中值滤波的ＦＰＧＡ（Verilog语言）实现方法，可以作为通信，图像专业的编程参考， -Median filter FPGA (Verilog language) implementation can be used as communication, professional programming reference image,
Verilog实现IIC通信协议
- Verilog实现IIC通信协议，里面有master和slave以及仿真的Verilog源码
Verilog实现IIC通信协议
- Verilog实现IIC通信协议，里面有IIC master和slave的源码，以及testbench仿真的代码