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cy7c68013工作在SLAVE FIFO下的FPGA源代码
- cy7c68013工作在SLAVE FIFO下的FPGA源代码，已经通过，Verilog编写,cy7c68013 slave fifo mode code ,written by hard ware language
verilog_dpll_
- 该源代码是用FPGA实现数字锁相环的逻辑，有需要的可以借鉴参考一下。-The source code is to use FPGA implementation of digital phase-locked loop logic, those in need can draw reference.
mux_case
- 用case 语句描述的4 选1 MUX源代码程序实现-case4（1） ，VHDL&verilog
traffic
- 绿灯、黄灯和红灯交通指示灯的verilog HDL程序源代码-traffic lamp ，red,yellow,green,verilog HDL
clock
- 多功能数字钟的Verilog ＨＤＬ源代码程序的实现-ｍｕｔｉｌ－ｆｕｎｃｔｉｏｎ ｄｉｇｉｔａｌ ｃｌｏｃｋ Verilog ＨＤＬ
Cy7C68013_SLAVE-FIFO_Verilog
- 针对CY7C68013在SLAVE FIFO 模式下读写Verilog源代码-For CY7C68013 in the SLAVE FIFO mode to read and write Verilog source code