搜索资源列表
VERILOGCOMP
- 设计一个字节（8 位）比较器。 要求：比较两个字节的大小，如a[7:0]大于 b[7:0]输出高电平,否则输出低电平,改写测试 模型,使其能进行比较全面的测试 。 -design a byte (8) for comparison. Requirements : To compare the size of two bytes, as a greater than [7:0] b [7:0] output margin. Otherwise, low-level output, re
AD9852CompleteDDSandItsApplication
- 摘要：AD9852是美国ANALOGDEVICES公司生产的新型直接数字频率合成器(DDS)，具有频率转换速度快(小于lt~s)、频谱纯度高、工作温度范围宽(一25℃～+85℃)、集成度高等特点，是一种使用方便灵活、功能较强的芯片。AD9852由带有48位相位累加的数控振荡器、可墒程参考时钟倍乘器、反向正弦滤波器、计数倍乘器、两个300MHz12住数模转换器、高速模拟比较器和接口逻辑组成。可用于本振合成回路，高精度时钟发生器和FSK／／3PSK调制。文中介绍了AD9852的工作原理、引脚功能以厦
COMPARATORMC14585B
- 4位数值比较器MC14585B.能够将两个输入信号比较的各种情况送到输出端口上.本程序基于VHDL语言,开发环境是MAXPLUS2
stasus1-counting
- 连1状态计数器与输出控制电路的功能有两个：一个是对状态比较器输出的连1状态进行计数，当计数器的计数量达到设置值是，计数器输出为1，并控制“并行输入与状态控制”电路，使各并行输出位置“0”。这样，状态比较起的各输入位皆为“0”，则其输出为“0”，表示状态已同步；若状态不同步，则连“1”计数器的输出始终为“0”。 连“1”计数器的另一个功能是：当其输出为1时，才使误码计数其进行计数。若在整个系统已同步后，出现了状态失步，则通过图中的误码统计与门限检测电路的输出状态控制连1计数器。en端的信号来
VHDL语言100例(普通下载)
- VHDL语言100例 VHDL语言100例 第1例 带控制端口的加法器 第2例 无控制端口的加法器 第3例 乘法器 第4例 比较器 第5例 二路选择器 第6例 寄存器 第7例 移位寄存器 第8例 综合单元库 第9例 七值逻辑与基本数据类型 第10例 函数 第11例 七值逻辑线或分辨函数 第12例 转换函数 第13例 左移函数 第14例 七值逻辑程序包 第15例 四输入多路器 第16例 目标选择器 第17例 奇偶校验器 第18例 映射单元库及其使用举 第19
siweibijiaoqi.verilog的四位比较器
- verilog的四位比较器，两个4位二进制数的大小比较，结果输出到数码管显示,verilog comparison of the four, two 4-bit binary number of size comparison, the results output to a digital display
STC12C5A60S2.pdf
- STC12C5A60S2/AD/PWM系列单片机是宏晶科技生产的单时钟/机器周期(1T)的单片机，是高速/低功耗/超强抗干扰的新一代8051单片机，指令代码完全兼容传统8051,但速度快8-12倍。内部集成MAX810专用复位电路,2路PWM,8路高速10位A/D转换(250K/S),针对电机控制，强干扰场合。 1.增强型8051 CPU，1T，单时钟/机器周期，指令代码完全兼容传统8051； 2.工作电压：STC12C5A60S2系列工作电压：5.5V-3.3V（5V单片机）STC12LE5A
uuu
- 用两个中断输送WPM，精度可达到10位，大家可以试试，也可以做AD转换，加个比较器就可以了-Interruption of transmission by two WPM, accuracy can reach 10, we can try, but also can do AD conversion, plus a comparator can be a
IBM-PC-programanswer
- 汇 编 语 言 实 验 实验一：分支程序设计 （1）试比较字数组array中的三个数，并根据比较结果在终端上显示如下信息： 如果三个数都不相等则显示0； 如果三个数有两个相等则显示1； 如果三个数都相等则显示2。 （2）试根据DL寄存器中哪一位为1（从低位到高位）把程序转移到8个不同的程序分支中去。（8个程序分支可设计成显示相应的数据） 实验二：循环程序设计 有一个首地址为array的10个字数组，用简单排序法使该数组中的数按照从小到大
adder
- 4位二进制数比较器，将两个4位二进制数进行比较-4-bit binary comparator, two four binary comparison
comparison
- 4位二进制比较器，比较两个输入的二进制数-4-bit binary comparator, compare two binary input
bijiaoqi
- 这是一个用VHDL编写的简单的两位数值比较器，数值类型为BIT型-It s a compare device whice compiled with VHDL
car
- 本程序是串口通迅程序。 其主要分为两块： 一、串口调试。在数据监听选项页内。（只能显示HEX） （可在设置选项里面设置串口号、波特率、帧格式。 由于在工作中用到的校验位和停止位比较固定。故在程序里设置一个固定值，无法改变此参数。 "超时设置"可用。 "其它设置"只有一项内容。即打开文本时所选的文本查看器。此处不选中打开的为widows默认的NOTE.exe程序。（我在此处设置的为D:\Program Files\UltraEdit\Uedit32.exe，故以U
comp
- 用VHDL设计实现3位二进制比较器，其中AB为两个数值输入端口，YAYBYCW为比较结果-VHDL Design and Implementation with 3-bit binary comparator which AB values for the two input ports, YAYBYCW to compare the results
msp430x41x
- 低电源电压范围为1.8 V至3.6 V 超低功耗： - 主动模式：280μA，在1 MHz，2.2伏 - 待机模式：1.1μA - 关闭模式（RAM保持）：0.1μA 五省电模式 欠待机模式唤醒 超过6微秒 16位RISC架构， 125 ns指令周期时间 12位A/ D转换器具有内部 参考，采样和保持，并 AutoScan功能 16位Timer_B随着三† 或七‡ 捕捉/比较随着阴影寄存器 具有三个16位定时
vhdl
- 此程序为VHDL的四位比较器，两位输入，三位输出-This procedure the VHDL four comparators, two input, three output
comp2bit
- 两位比较器,所用语言是verilog，开发板是nexys3，开发软件ise13.4-The two comparator, the language used is Verilog, development board is nexys3, ise13.4 software
EDA
- 1.八进制计数器 2.八位右移寄存器 3.八位右移寄存器（并行输入串行输出） 4.半加 5.半加器 6.半减器 7.两数比较器 8.三数比较器 9.D触发器 10.T触发器 11.JK1触发器 12.JK触发器 13.三位全加器 14.SR触发器 15.T1触发器 16.三太门 17.有D触发器构成的6位2进制计数器 18.带同步置数的7进制减法计数器（6位右移寄存器） 19.二十四进制双向计数器 20.二选一 21
compare_8
- Verilog HDL机器语言中八位比较器的实现，两个八位输入，一个一位的输出。-Eight machine language Verilog HDL source code comparison, two eight-bit input and output a bit.
vivado
- 用中规模MSI基本逻辑功能模块 实现关模比较器（要求分别使用中规模和语言实现）： 功能要求：它的输入是两个8位无符号二进制整数X和Y，以及一个控制信号S；输出信号为1个8位无符号二进制整数Z。输入输出关系为：当S=1时， Z=min(X,Y)；当S=0时， Z=max(X,Y)。(Modeling comparator is implemented by using basic logic function modules of medium-scale MSI (medium-scale an