搜索资源列表
u-uart
- 一个可综合的串并转换接口verilog源代码-a comprehensive series of conversion and interface Verilog source code
S2P_xapp194
- VHDL，verilog串并转换源程序 Xilinx公司参考资料-VHDL, verilog Series and conversion company Xilinx reference source
verilog实现串并转换模块
- verilog实现串并转换模块
verilog实现串并转换
- verilog实现串并转换的源代码
verilog vhdl编写的串并转换
- verilog vhdl编写的串并转换
s2p.rar
- 串并转换功能，采用VERILOG语言编写，包括测试文件，与大家分享，供大家参考,SERDES function, the use of language VERILOG, including the test documents to share with you, for your information
verilog
- verilog语言例题集锦 包含加法器，乘法器，串并转换器等verilog源代码-Example Collection contains verilog language adder, multiplier, and converters, such as string verilog source code
s2p
- 一个很好的串并转换verilog代码，带有modelsim仿真文件-very good
auk_sdsdi
- 用于FPGA设计的代码（Verilog代码），在FPGA设计中的高速串并转换，时钟提取，对齐处理等功能-for FPGA design ,written by Verilog HDL the functions include SERDES , CDR and so on
s2p
- 一个串并转换的Verilog源码，有questasim仿真。-A string and convert the Verilog source code, there are questasim simulation.
32bitshiftregister
- 32位带锁存移位寄存器,采用verilog HDL语言编写，可用于串并转换-32-bit shift register with latches, using verilog HDL language can be used for string and convert
cbzh
- 串并转换的verilog文件带仿真结果图片的-String and convert the verilog file with simulation results pictures
SERDES
- 基于Verilog的串并转换器的设计与实现，采用两种不同的方案来实现串并和并串转换的功能，并用ISE软件仿真以及chipscope的调试-Verilog-based serial and parallel converter design and implementation of two different programs to achieve the string and and and string conversion functions, and use the ISE softwa
BLATC
- 2位垂直极化空时编码以及与其相关的串并转换-Verilog ，Blatc ，Serial to parallel 2bit，Parallel to serial 2bit
ser_to_parr
- 很有用的10bit串并转换verilog程序，需要的可以拿去参考下，在quartusII上已验证过-Useful 10bit string and convert verilog program, need to take a reference, has been verified in quartusII
verilog-code
- 都是verilog代码：多路选择器代码，储存器代码，时钟分频器代码，串并转换电路代码，香农扩展运算代码，ram代码。-MUX code and REGISTER code clock divider code string conversion circuit code, Shannon extended op code, the ram code.
verilog-procedures
- fpga的基于verilog的串行数据转并行数据的相关资料，相关内容uart协议，串并转换程序-verilog fpga-based serial data to parallel data, relevant information, relevant content uart protocol string and conversion program
135-classic-Verilog-design-example
- Verilog的135个经典设计实例，移位寄存器，串并转换，交通灯控制等-135 classic Verilog design example, the shift register, string and conversion, traffic light control, etc.
Fre_Multi_Ctrl_1114
- 实现camerallink任意位的串并转换(Implementation of camerallink arbitrary bit series conversions)
Verilog的135个经典设计实例
- Verilog的135个经典设计实例，部分摘录如下：【例 9.23】可变模加法/减法计数器【例 11.7】自动售饮料机【例 11.6】“梁祝”乐曲演奏电路【例 11.5】交通灯控制器【例 11.2】4 位数字频率计控制模块【例 11.1】数字跑表【例 9.26】256×16 RAM 块【例 9.27】4 位串并转换器【例 11.8】多功能数字钟【例 11.9】电话计费器程序【例 12.13】CRC 编码【例 12.12】（7，4）循环码纠错译码器【例 12.10】（7，4）线性分组码译码器【例