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sum99
- 基于maxplus2的八位加法器，已经通过仿真-maxplus2 based on the eight Adder, through simulation
8为累计相关器
- 实现了八位加法器
bwcfq
- 纯组合逻辑构成的乘法器虽然工作速度比较快，但过于占用硬件资源，难以实现宽位乘法器，基于PLD器件外接ROM九九表的乘法器则无法构成单片系统，也不实用。这里介绍由八位加法器构成的以时序逻辑方式设计的八位乘法器，具有一定的实用价值，而且由FPGA构成实验系统后，可以很容易的用ASIC大型集成芯片来完成，性价比高，可操作性强。-err
adder8
- Vrilog HDL 八位加法器源程序-8 adder Vrilog HDL source
EDA
- 通过两个4位加法器级联实验以个八位加法器。-Through two cascaded adder four of eight experiments adder.
testZ
- 八位加法器的原理图实现方法和一位半加器 全加器的原理图实现-Eight adder schematic diagram of the method and a half adder full adder schematic diagram of the realization of
daima
- 用VHDL语言设计一个8位加法器： 在八位加法器代码一中：加法器是由两个4位二进制加法器U1和U2组成的8位加法器逻辑电路，其中U1用来装载8位加法器中两个加数的低4位，而U2则用来装载高4位。在设计4位加法器时，定义输入信号量CIN、A、B以及输出信号量S、Cout。定义信号量SINT/AA/BB，将加数A和0并置后赋给AA，加数B和0并置后赋给BB，形成5位二进制数，这是为在做加法时发生溢出所做的处理，然后将加数AA与BB以及进位Cin相加赋给SINT，并将SINT的低4位赋给加数和S输
adder
- VHDL语言八位加法器编程 原理图 PCB
pipeline
- 用流水线构成的串行八位加法器，可以输出进位级联-With a line consisting of eight serial adder, can output binary cascade
baweijiafaqi
- 八位加法器的VHDL程序，可以实现八位二进制数的相加。-Eight adder VHDL program that can achieve the sum of eight binary digits.
1212
- 由八位加法器构成的以时序逻辑方式设计的八位乘法器-Adder composed of eight logical way to sequence the eight multiplier design
add8
- 基于FPGA的八位加法器的模块设计方式及其在数字信号处理方面的应用-failed to translate
acc8
- VHDL语言设计八位加法器，可用于CPU中的加法模块，-VHDL language eight adder, adder module can be used for the CPU,
add_8
- 八位加法器 东北大学秦皇岛分校 电子设计自动化 实验-Eight adder Northeastern University at Qinhuangdao electronic design automation experiment
eightV2
- 八位加法器源代码，大学计算机原理实验要求要用的 要的就来把-Eight adders source code, School of Computer principle experiment requires use to come to
add-8
- 在逻辑开发中的八位加法器源代码，即用quartus软件来进行编码实现八位加法器的功能。-Eight adder logic development source code, Coding eight adder Quartus software.
ADDER8B
- 用VHDL描述了八位加法器，并通过波形仿真验证其正确性-Described in VHDL eight adder and verify its correctness by means of simulation waveform
LAB3_1
- 一个八位加法器，利用四个全加器组成，并兼有溢出提示功能-An eight adder using four full adder composed, and both spill prompts
add
- 八位加法器的说明和算法，以及程序说明过程和算法过程(The descr iption and algorithm of the eight adder and the process of program descr iption and algorithm)
FPGA八位加法器
- FPGA八位加法器，使用流水线设计方法，包含实验和仿真，代码调试，结果分析