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占空比1：1的通用分频模块
- 用vhdl实现占空比1：1的通用分频模块，非常实用，欢迎大家下载-use VHDL to achieve the common 1:1-frequency module, a very practical and you are welcome to download
VHDL
- 实现4种常见波形正弦、三角、锯齿、方波（A、B）的频率、幅度可控输出（方波 A的占空比也是可控的），可以存储任意波形特征数据并能重现该波形，还可完成 各种波形的线形叠加输出。
VHDL
- 本文使用实例描述了在 FPGA/CPLD 上使用 VHDL 进行分频器设 计，包括偶数分频、非 50％占空比和 50％占空比的奇数分频、半整数 （N+0.5）分频、小数分频、分数分频以及积分分频。所有实现均可 通过 Synplify Pro 或 FPGA 生产厂商的综合器进行综合，形成可使 用的电路，并在 ModelSim 上进行验证。
pwm
- pwm的占空比和死区时间可调的Verilog HDL程序设计和测试-duty cycle of pwm and adjustable dead time of the Verilog HDL design and testing procedures
wave
- 可控脉冲发生器的VHDL源代码。设计文件加载到目标器件后，按下按键开关模块的S8按键，在输出观测模块通过示波器可能观测到一个频率约为1KHZ、占空比为50 的矩形波。按下S1键或者S2键，这个矩形波的频率会发生相应的增加或者减少。按下S3键或者S4键，这个矩形波的占空比会相应的增加或减少。-Controllable pulse generator of the VHDL source code. Design documents loaded to the target device and p
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- 多功能波形发生器 方波（占空比可调） 三角波 -Multi-function waveform generator square wave (variable duty cycle) triangular wave
CyclonePLL
- Cyclone™ FPGA具有锁相环（PLL）和全局时钟网络，提供完整的时钟管理方案。Cyclone PLL具有时钟倍频和分频、相位偏移、可编程占空比和外部时钟输出，进行系统级的时钟管理和偏移控制。Altera® Quartus® II软件无需任何外部器件，就可以启用Cyclone PLL和相关功能。本文将介绍如何设计和使用Cyclone PLL功能。 PLL常用于同步内部器件时钟和外部时钟，使内部工作的时钟频率比外部时钟更高，时钟延迟和时钟偏移最小，减小或调整时钟
fen1to7
- 这是我在ISP编程实验中独立编写的一个采用行为描述方式实现的分频器，通过两个并行进程对输入信号CLK进行8分频，占空比为1:7-This is my ISP programming experiment in the preparation of an independent descr iption of the use of behavior to achieve the prescaler, through two parallel processes on the input signa
wave_produce_VHDL
- --文件名：mine4.vhd。 --功能：实现4种常见波形正弦、三角、锯齿、方波（A、B）的频率、幅度可控输出（方波 --A的占空比也是可控的），可以存储任意波形特征数据并能重现该波形，还可完成 --各种波形的线形叠加输出。 --说明： SSS（前三位）和SW信号控制4种常见波形种哪种波形输出。4种波形的频率、 --幅度(基准幅度A)的调节均是通过up、down、set按键和4个BCD码置入器以及一 --个置入档位控制信号（ss）完成的（AMP的调节范围是0~5V，调节
cepin
- 本频率计具有测周、测频、测量占空比等基本功能，能自动换档-The frequency meter has a measurement weeks, measuring frequency, measuring the basic functions of duty cycle, etc., can automatic transmission
VHDL
- PWM控制就是产生一定周期，占空比不同的方波信号，当占空比较大时，电机转速较高，否则电机转速较低。当采用FPGA产生PWM波形时，只需FPGA内部资源就可以实现，数字比较器的一端接设定值输出，另一端接线性递增计数器输出。当线性计数器的计数值小于设定值时输出低电平，当计数器大于设定值时输出高电平，这样就可通过改变设定值，产生占空比不同的方波信号，从而达到控制直流电机转速的目的。 直流电机控制电路主要由2部分组成，如图1所示： FPGA中PWM脉宽调制信号产生电路； &
BasedonCPLDFPGAsuchasthefrequencyaccuracyofthedesi
- 基于CPLD／FPGA的可编程逻辑器件，借助单片机AT89C51；利用标准频率50～100MHz的周期信号实现系统计数的等精度测量技术。同时采用闸门测量技术完成脉宽,占空比的测量。-Based on CPLD/FPGA programmable logic devices, with single-chip microcomputer AT89C51 using a standard 50 ~ 100MHz frequency of the periodic signal, such as c
PWM
- 实现PWM波的产生,可用于电机控制.可以改变其占空比及频率来实现电机的调速.-Realization of PWM wave generation, can be used for motor control. Can change its duty cycle and frequency to achieve the speed control motor.
xinhao001
- 产生正弦波、方波、锯齿波，频率可调，方波占空比可调-Generated sine wave, square wave, sawtooth wave, frequency adjustable, adjustable duty cycle square wave
ktf
- 这是一个用VHDL编写的占空比可调的程序，对一个刚刚入门的FPGA的学员来说可以起到一个引导作用，简单但能学到很多东西-This is a VHDL prepared with adjustable duty cycle of the process, just getting started on a FPGA for the students can play a guiding role, a simple but can learn a lot
fequency
- 基于CPLD的等精度数度频率计，可以通过外设功能按键实现，频率、相位、占空比等参数的测量。-CPLD based on the number of degrees of accuracy, such as frequency meter, key peripheral functions can be achieved, frequency, phase, duty cycle measurement of parameters such as
Multi_function_waveform_generator
- 多功能波形发生器VHDL程序与仿真.实现4种常见波形正弦、三角、锯齿、方波（A、B）的频率、幅度可控输出（方波A的占空比也是可控的），可以存储任意波形特征数据并能重现该波形，还可完成各种波形的线形叠加输出。 -Multi-function waveform generator and simulation of VHDL procedures. The realization of four kinds of common sine wave, triangle, sawtooth, squ
PWM
- 四路PWM输出控制器，输入频率5OMHz，输出频率调，输入数据实现占空比控制。-Four-way controller PWM output, input frequency 5OMHz, tune output frequency, duty cycle control of the realization of the input data.
FRE
- 用1602显示的等精度频率计，有多种功能的；可能测试占空比和周期的-vhdl
fre_pwm
- 可以调整频率和占空比的大小，用计数器来实现。时钟越高精度越好-FREQUENCE DUTY CYCLE