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cnt60
- 同步计数器和异步计数器在设计时有哪些区别？试用 六进制计数器和一个十进制计数器构成一个六十进制同步计数器。-synchronous and asynchronous counter counter in the design these differences? 6 probation and 229 counters constitute a decimal counter a six decimal synchronous counter.
有译zhup
- 交通灯控制电路 一、 设计任务与要求 1．设计一个十字路口的交通灯控制电路，要求甲车道和乙车道两条交叉道路上的车辆交替 运行，每次通行时间都设为25秒； 2．要求黄灯先亮5秒，才能变换运行车道； 3．黄灯亮时，要求每秒钟闪亮一次 。 二、实验预习要求 1．复习数字系统设计基础。 2．复习多路数据选择器、二进制同步计数器的工作原理。 3．根据交通灯控制系统框图，画出完整的电路图。-a control circuit design tasks and requirements 1. Design
7位二进制计数器
- 应用VHDL语言编写设计一个带计数使能、异步复位、同步装载的可逆七位二进制计数器，计数结果由共阴极七段数码管显示
实验8 含异步清零和同步使能的计数器的设计
- 该压缩包内是一个含异步清零和同步清零的计数器，内还有源代码以及说明文档
用 vhdl 设计含异步清零和同步时钟使能
- 用 vhdl 设计含异步清零和同步时钟使能的十进制加法计数器。再用 vhdl 设计含异步清零和同步时钟使能的十进制加减可控计数器。 -With vhdl design with asynchronous clear and synchronous clock enable decimal up counter. Vhdl design and then synchronize with asynchronous clear and clock enable control counter
comp_16
- 设计16位同步计数器 要求：（1）分析16位同步计数器结构和电路特点； （2）用硬件描述语言进行设计； （3）编写测试仿真并进行仿真。-Design 16-bit synchronous counter requirements: (1) analysis of the 16-bit synchronous counter and circuit characteristics (2) hardware descr iption language design (3) pre
SingleclocksynchronousdesignmetricCNTR
- 用VHDL 设计的单时钟同步十进制可逆计数器的设计-VHDL design using a single clock synchronization decimal CNTR Design
cnt6
- vhdl,无进位同步计数器，完成6进制加，输出6进制序列数-vhdl, non-binary synchronous counter to complete the six binary Canada, output 6, the number of binary sequences
AdditionCounter
- 一个带有异步复位和同步时钟使能的十进制加法计数器-Asynchronous reset and synchronization with a clock enable decimal addition counter
3
- 设计一个10进制同步计数器，带一个清零端，一个进位输出端。-Design a synchronous counter 10, with a clear end, a carry output.
CNT10
- 十进制计数器,实现异步复位,同步清零功能, 方法简单易行,通过时序验证.-Decimal counter, asynchronous reset, synchronous clear function, simple and easy, by timing verification.
cnt10.vhd
- 设计一个10进制同步计数器，带一个清零端，一个进位输出端。（如果改成六进制，应该如何修改程序） 计数器分为同步计数器和异步计数器两种，是典型的时序电路，分析计数器就能更好的了解时序电路的特性。所谓同步计数器，就是在时钟脉冲的控制下，构成计数器的各触发器同时发生变化的那一类计数器。异步计数器又称行波计数器，它的下一位计数器的输出作为上一位计数器的时钟信号，这样一级一级串接起来就构成了一个异步计数器。异步计数器与同步计数器不同之处就在于时钟脉冲的提供方式，但是，由于异步计数器采用行波计数，从
vhdl
- 8421BCD码同步计数器,序列信号发生器,状态机设计-8421BCD code synchronization counter, serial signal generator, the state machine design
eightbitcounter
- 8比特同步计数器，采用三态门控制其输入和输出- 8-bit up and down synchronous counter
verilog
- Verilog学习例程：4位二进制数的乘法器、5分频器、8位数据寄存器、8位移位寄存器、边沿D触发起门级设计、边沿D触发器行为级设计、同步计数器、异步计数器-Verilog learning routines: 4-bit binary number multiplier, 5 dividers, 8-bit data registers, 8-bit shift register, edge-triggered D gate-level design, level design edge D
jiep
- 两个程序，其一为节拍发生器，其二为同步计数器-Two programs, one to beat generator, and the second synchronous counter
johnson
- johnson计数器是一种同步计数器，每一次之变化一位，具有最简的组合逻辑电路。-johnson counter is a synchronous counter, each followed by a change, with the most simple combinational logic circuit.
电子科技大学数电电子实验-同步计数器
- 电子实验，关于同步计数器的实验，这是课件，有详细的讲解
async_counter_verilog
- 这是用verilog 实现的同步计数器。(this is a code for synchronous counter written in verilog.)
4位二进制同步计数器
- 用Verilog语言实现4位二进制同步计数器的功能(Write a program in Verilog language to implement the fouction of Four binary synchronous counters.)