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编译原理及实践
- 目 录 译者序 前言 第1章 概论 1 1.1 为什么要用编译器 2 1.2 与编译器相关的程序 3 1.3 翻译步骤 5 1.4 编译器中的主要数据结构 8 1.5 编译器结构中的其他问题 10 1.6 &
avr-4
- AVR单片机入门及C语言高效设计实践（四） ATMEAG16L的I／O端口特点及使用 ATMEAG16L单片机有32个通用I／O口，分为PA、PB、PC和PD四组，每组都是8位。这些I／O口都可以通过各自的端口寄存器设置成输入和输出（即作为普通端口使用），有些I／O口还具有第二功能（我们在后面使用到这些第二功能时再介绍）。-AVR C language portal and efficient design practice (4) ATMEAG16L the I / O Ports cha
daijinweideyunsuanzhiling2
- 基本模型机的设计——带进位运算指令的实现 设计目的 1. 掌握了各个单元模块的工作原理，进一步将其组成完整的系统，构成一台基本的模型计算机。 2. 在本实验中，我们将规划读写内存、寄存器、数值计算等功能，并且编写相应的微程序。请具体上机调试各个模块单元以便进一步掌握整机的概念。 3. 本实验是为了实验一组4位16进制数的运算，例如R1R0，将其中保存的数据作为一组表示一个整体的数，来参与运算，如R1=55H， R0=66H。则认为R1R0为5566H来参与与其它4位16进制
基于verilog语言的寄存器组设计代码以及文档
- 本资源详细介绍了基于verilog语言的寄存器组设计代码，并且配有相关详尽的文档介绍，通俗易懂，可以直接编译使用！
ihoijge
- 掌握用Verilog HDL语言或VHDL语言设计一个由32个寄存器组成的字长为32位的寄 存器组。-Master the use of Verilog HDL or VHDL language design language a register composed of 32 32-bit word length for the device hosting group.
ARM_register
- ARM寄存器组设计的源代码，使用Verilog编程实现，可以编译仿真通过。-将中文译成英语 ARM register set design source code, the use of Verilog programming, you can compile the simulation pass.
IBM-PC-programanswer
- 汇 编 语 言 实 验 实验一：分支程序设计 （1）试比较字数组array中的三个数，并根据比较结果在终端上显示如下信息： 如果三个数都不相等则显示0； 如果三个数有两个相等则显示1； 如果三个数都相等则显示2。 （2）试根据DL寄存器中哪一位为1（从低位到高位）把程序转移到8个不同的程序分支中去。（8个程序分支可设计成显示相应的数据） 实验二：循环程序设计 有一个首地址为array的10个字数组，用简单排序法使该数组中的数按照从小到大
dd
- 考虑到动态演示程序设计的复杂性，我们选择完成静态模拟3 种存储管理方式的寻址过程。三种存储管理方式的地址换算过程实际就是一个寻址过程。要完成演示，就要将其寻址过程打印出来。我们可以用数组模拟系统中的页表、段表、以及页表、段表寄存器。在分页、段页方式中，我们规定页面的大小然后在分页方式中的快号以及分段方式中的段长与基址、段页方式中的页表始址用随机函数模拟。当然实际系统中并非如此。然后再分别按照其寻址机制，将寻址过程显示出来，实现模拟！ -Taking into account the dy
0514
- 16位4*4寄存器组 可以用于模拟主机系统设计时使用-16B reg
daima
- 寄存器组 1. 实验目的 (1)了解通用寄存器组的用途及对CPU的重要性。 (2)掌握通用寄存器组的设计方法。 2. 实验要求 设计一个通用寄存器组，满足以下要求： (1)通用寄存器组中有4个16位的寄存器。 (2)当复位信号reset=0时，将通用寄存器组中的4个寄存器清零。 (3)通用寄存器组中有1个写入端口，当DRWr=1时，在时钟clk的上升沿将数据总线上的数据写入DR[1..0]指定的寄存器。 (4)通用寄存器组中有两个读出端口，由控制信IDC控制，
32registergroup
- VHDL MIPS 32位寄存器组的设计-VHDL MIPS 32-bit register set design
jicun
- 32位32个寄存器组程序设计，用vhdl语言-module registers071221049 ( input [4:0]s1,s2, input [4:0] wd, input [31:0] data, input wre, clk, input he,hc,le,lc, output [31:0] out1, output [31:0] out2 )
MSP430F149
- 德州仪器的 MSP430系列是一种超低功耗微控制器系列，由针对各种不同应用模块组合特性的多种型号组 成．微控制器可设计成使用电池长时间工作．由于其16 位的体系结构，16 位的 CPU 集成寄存器和常数发生器， 可使 MSP430实现了最大化的代码效率。数字控制振荡器使所有低功率模式唤醒到运行模式小于6us 的唤醒时间。 MSP430x13x和MSP430x14x系列是有两个内置16 位定时器，一个快速12 位A/D 转换器，一或两个通用串 行同步/异步通信接口(USART)
ARM32registergroup
- VHDL ARM 32位寄存器组的设计，基于Quartus II平台-VHDL ARM 32-bit register set design, based on the platform of Quartus II
OV7670照相模组硬件应用指南
- OmniVision公司机密 1. OV7670 模组参考设计 注： 1.PWDN和RESET不用时，应接地 2. OV7670 模组接口参考设计 2.1 引脚定义 2.2 电源供给 3. OV7670 照相模组操作 3.1 节电模式 3.2 照相模组工作在不断电的节电模式 3.2.1 上电，硬件复位 3.2.2 上电，软件复位 3.2.3 由不断电的节电模式恢复工作 3.2.4 不断电的节电模式 3.3 照相模组工作在断电的节电模式 3.3.1 上电 3.3.2
Eight-cpu-design
- 单元电路的设计和元器件的选择 运算部件的设计 寄存器组的设计 指令寄存器的设计 程序计数器电路的设计 地址寄存器电路的设计 数据寄存器的设计 时序系统的设计 程序存储器的设计 输出寄存器的设计 微指令译码器的设计 微程序控制电路的设计 系统电路总图及原理 -Microinstruction translation of the design of the output re
lib7
- ALU运算器的设计。将算术逻辑单元与寄存器组集成-ALU arithmetic unit design. The arithmetic logic unit and the register set of integrated
CPU
- 运用vhdl硬件描述语言在quartus II开发环境下独立设计与实现了基于精简指令集的五级流水线CPU的设计与实现。该流水CPU包括：取指模块，译码模块，执行模块，访存模块，写回模块，寄存器组模块，控制相关检测模块，Forwarding模块。该CPU在TEC-CA实验平台上运行，并且通过Debugcontroller软件进行单步调试，实验表明，该流水线CPU消除了控制相关、数据相关和结构相关。-Using vhdl hardware descr iption language developm
组成原理8位模型机的设计
- 组原课设，8位模型机的设计代码，包含控制器、ALU、存储器、寄存器组等模块。
SimpleCPU
- 分别对运算器、寄存器组以及控制器进行设计，最后将其组合为一个简单的8位CPU，并能够加载测试程序进行测试-Respectively, calculator, and a controller register set design, and finally combined into a simple 8-bit CPU, and able to load test program