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  1. jwzx

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  2. 1、全静态生成的内容页,扩展名自由定制,自由选择! 2、后台无限管理等级,自由定制,权限自由分配,让你体验真正的多用户管理! 3、无限分类! 4、超自由的的模版设计,内置标签库,让你完全自由的设计网站页面。 5、优秀的网站上传附件管理模块,可以让你的网站最大程度的减少垃圾文件。 6、自带可视化 HTML 编辑器,就像在Word里编辑文章一样。 7、索引页自动分页,成静态文件保存。 8、静态页面多种生成方式,可最大程度的减少页面生成的耗用时间。 9、首页自动生成,自由修改。 10、共享模块采用JS
  3. 所属分类:ASP源码

    • 发布日期:2014-01-21
    • 文件大小:443.4kb
    • 提供者:水怪
  1. 一个非常好用的Autocad工具集

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  2. ********************************************************* * AyungerStudio AutoCAD-Tools 更新日期: 2010.02.01 * ********************************************************* 这是本人近年来独自开发的一个AutoCAD修改工具集合,现与各位共享,主要包括: 1、 绘制类: 箭头、示坡线、锥坡线、剖断线、垂线、切线、等高线加
  3. 所属分类:其他小程序

    • 发布日期:2010-03-26
    • 文件大小:1.96mb
    • 提供者:ayungerstudio
  1. 带同步清0、同步置1 的D 触发器

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  2. 带同步清0、同步置1 的D 触发器, Verilog HDL 源码
  3. 所属分类:源码下载

  1. counter_5_reversible

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  2. 带置位的同步可逆(加1或减1)5进制计数器。-Reversible synchronous with the set (plus one or minus 1) 5 binary counter.
  3. 所属分类:Windows Develop

    • 发布日期:2017-04-01
    • 文件大小:321.33kb
    • 提供者:lzj
  1. 01chufaqi

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  2. 带同步清0、同步置1 的D 触发器 verilog语言描述的-0 with synchronous clear, synchronous set 1 D flip-flop verilog language descr iption
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:223.88kb
    • 提供者:王冠
  1. dff

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  2. 用VHDL语言编写的带进位、置位、复位的D触发器,异步清零D触发器,同步清零D触发器-library ieee use ieee.std_logic_1164.all use ieee.std_logic_unsigned.all entity exp7_10 is port( clk: in std_logic d: in std_logic clr: in std_logic en,s:in std_logic q: o
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:716byte
    • 提供者:jly
  1. verilog

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  2. 带同步清0、同步置1的D触发器,可以实现D触发器-0 with synchronous clear, synchronous set 1 D flip-flop, D flip-flop can be achieved
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:109.54kb
    • 提供者:fy7554
  1. AD7799PDF

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  2. AD7799/AD7798 特性: RMS 噪声(有效值噪声): 在 4.13HZ 转换率下紧为 27nV(AD7799). 在 16.7HZ 转换率下为 65Nv. · 低 功 耗 ,典型为 300uA · 内 置 1 一 128 增益的低噪声可编程仪表放大器 · 内 置 时 钟振荡器,省去了外接晶振 · 低 非 线 性度:0.0015 · 内 设 自 校准电路 · 带 有 SPI 数据接口,可以方便地与 DPS 或者 MCU 连接 · 50 H
  3. 所属分类:File Formats

    • 发布日期:2014-11-03
    • 文件大小:596kb
    • 提供者:zanjiangfeng
  1. lqz3

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  2. 这个程序是带置位的同步可逆(加1或减1)5进制计数器-This procedure is reversible with synchronous set (plus one or minus one) 5 binary counter
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-01
    • 文件大小:522.93kb
    • 提供者:李求知
  1. EDA

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  2. 1.八进制计数器 2.八位右移寄存器 3.八位右移寄存器(并行输入串行输出) 4.半加 5.半加器 6.半减器 7.两数比较器 8.三数比较器 9.D触发器 10.T触发器 11.JK1触发器 12.JK触发器 13.三位全加器 14.SR触发器 15.T1触发器 16.三太门 17.有D触发器构成的6位2进制计数器 18.带同步置数的7进制减法计数器(6位右移寄存器) 19.二十四进制双向计数器 20.二选一 21
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-21
    • 文件大小:4.05kb
    • 提供者:wanghao
  1. 11

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  2. 用verilog编写的带同步清0、同步置1 的D 触发器;带异步清0、异步 置1 的JK 触发器-Verilog prepared by the synchronous belt, synchronous D flip-flop 0 1 with Asynchronous Clear 0, asynchronous set D trigger 1 with Asynchronous Clear 0, asynchronous set JK trigger 1!!!!!!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-03
    • 文件大小:516.97kb
    • 提供者:望奎
  1. TSDQQ_v2014.11.28

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  2. TSDQQ网址导航系统带后台 全功能 无限制 绿色实用   网址导航系统简介:   1、TSDQQ网址导航系统,是一套免费开源的ASP网站系统。适合快速建立网址导航网站的各位站长使用。本系统采用html+css架构,兼容FF,IE7及以上等主流浏览器【未测试IE6】。   2、TSDQQ网址导航系统的宗旨,纯净,简约,美观,免费,大数据随时更新。上传到主目录和任何二级目录均可以使用。   3、网站有后台,可以关闭任何已经收录的网址,简单说,网址设有置顶,关闭,套色,名站等
  3. 所属分类:CSharp

    • 发布日期:2017-05-02
    • 文件大小:963.01kb
    • 提供者:Wang
  1. TSDQQ_v2014.12.30

    0下载:
  2. 网址导航系统简介:   1、TSDQQ网址导航系统,是一套免费开源的ASP网站系统。适合快速建立网址导航网站的各位站长使用。本系统采用html+css架构,兼容FF,IE7及以上等主流浏览器【未测试IE6】。   2、TSDQQ网址导航系统的宗旨,纯净,简约,美观,免费,大数据随时更新。上传到主目录和任何二级目录均可以使用。   3、网站有后台,可以关闭任何已经收录的网址,简单说,网址设有置顶,关闭,套色,名站等可带来收入的选项。全站设有四个广告位,可以加载百度,google,
  3. 所属分类:Linux Network

    • 发布日期:2017-05-07
    • 文件大小:1.09mb
    • 提供者:Wang
  1. T_0D

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  2. 带同步清0、同步置1的D触发器模块。希望能够帮到大家。(D trigger module with synchronous clear 0 and synchronous setting 1. I hope I can help you.)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-18
    • 文件大小:2.8mb
    • 提供者:紫芩
  1. Y_0D

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  2. 带同步置1、异步清0的D触发器。详细的讲解,易懂。(D flip-flop with synchronous 1 and asynchronous clear 0. Detailed explanation, easy to understand.)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-18
    • 文件大小:2.82mb
    • 提供者:紫芩
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