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shukongfenpinqi
- 数控分频器设计:对于一个加法计数器，装载不同的计数初始值时，会有不同频率的溢出输出信号。计数器溢出时，输出‘1’电平，同时溢出时的‘1’电平反馈给计数器的输入端作为装载信号；否则输出‘0’电平。 -NC divider design : an adder counter, loading the initial count value, have different frequency output signal of the overflow. Counter overflow, the
PULSE
- 由VHDL 语言实现的数控分频 利用的是QUARTUES环境已经得到验证
expt53_dvf
- 基于fpga和sopc的用VHDL语言编写的EDA数控分频器
frequent
- 基于vhdl的数控分频器设计的源代码及仿真
one
- 用VHDL写成的一个数控分频程序.本例中把64HZ分成1HZ
VHDL-XILINX-EXAMPLE26
- [VHDL经典设计26例]--在xilinx芯片上调试通过--[01--1位全加器][02--2选1多路选择器][03--8位硬件加法器][04--7段数码显示译码器][05--8位串入并出寄存器][6--8位并入串出寄存器][7--内部三态总线][8--含清零和同步时钟使能的4位加法计数器][9--数控分频器][10--4位十进制频率计][11--译码扫描显示电路][12--用状态机实现序列检测器的设计][13--用状态机对ADC0832电路控制实现SIN函数发生器][14--用状态机实现AD
epiano.vhdl
- 电子琴VHDL程序包含有：顶层程序、音阶发生器程序、数控分频模块程序和自动演奏模块程序
dvf
- 数控分频的一个工程---包括vhdl源程序和编译后产生的相关文件
work4dvf
- 数控分频器的设计数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可。
数控分频器
- 数控分频器，可自主选择分频系数
gen_nx64k
- N×64K数控分频模块，可将2.048M时钟分频为一个NX64k的时钟，在E1复用设备上应用。 -N × 64K NC frequency module can be 2.048M NX64k clock frequency for a clock, the E1 multiplexing equipment apply.
fredevide
- 用FPGA仿真实现数控分频器，完整的工程文件-FPGA simulation of nc prescalar, including complete project files
VHDL_electronic_organ
- 简易电子琴，可以弹奏音乐。本课程设计主要内容是基于VHDL语言并利用数控分频器设计硬件电子琴，利用GW48作为课程开发硬件平台，键1至键8设计为电子琴键。某一个LED显示当前的按键的音节数。-Simple organ, can play music. The main contents of this curriculum design is based on the VHDL language and the use of digital hardware design divider org
dzq
- 利用数控分频器设计硬件电子琴.硬件电子琴电路模块设计-Use hardware organ NC divider design. Hardware electric circuit module design
fdiv
- 基于Quartus II的数控分频器的项目设计，实现对时钟信号的任意进制分频，包含了项目文件和VHDL源代码-NC-based prescaler Quartus II project design, implementation of the clock signal of arbitrary frequency band, including the project files and VHDL source code
DVF
- 数控分频器的设计数控分频器 端口定义： CLK：时钟输入 D[7..0]：预置数据 Fout：分频输出 说明： D[7..0]作为8位加1计数器的初值，初值越大，分频输出频率越高，反之越低， -NC NC divider divider port the definition of design: CLK: Clock input D [7 .. 0]: preset data Fout: frequency output that: D [7 .. 0] as
ghzfchsa
- 数控分频器，可实现50m以内任意整数分频-NC divider can be realized within 50m of arbitrary integer frequency
FPQ
- 基于FPGA的数控分频器，可以吧一个时钟信号分成不同频率的时钟信号。-FPGA-based digital frequency divider, a clock signal can now be divided into different frequency clock signals.
experiment6
- VHDL课程实验6，数控分频器的设计。对应不同的输入信号，预置数（初始计数值）设定不同的值，计数器以此预置数为初始状态进行不同模值的计数，当计数器的状态全为1时，计数器输出溢出信号。用计数器的溢出信号作为输出信号或输出信号的控制值，使输出信号的频率受控于输入的预置数-VHDL course experiment 6, NC Divider. Corresponding to different input signals, the set value (initial count) to set
project code5
- 数控分频器的verilog代码在eda上实现(verilog for numerical control divider)