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搜索资源列表

  1. FFT16

    4下载:
  2. 基于FPGA的16点FFT快速傅立叶变换的Verilog源代码。-the FFT implement of Verilog based on FPGA
  3. 所属分类:其它

    • 发布日期:2008-10-13
    • 文件大小:2.23kb
    • 提供者:lsd
  1. FFT-FPGA

    0下载:
  2. 16位定点FFT-DSP的FPGA实现,相关代码和实用说明
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:3.66mb
    • 提供者:杨合
  1. 16位浮点fft fpga的vhdl源码

    0下载:
  2. 所属分类:源码下载

  1. 16FFT

    0下载:
  2. 基于FPGA的16点FFT实现VEILOG-FPGA 16FFT VERILOG
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.98kb
    • 提供者:任杏
  1. 16bitFFTFPGA

    0下载:
  2. 16位定点FFT-DSP的FPGA实现(相关代码和使用说明)-16-bit fixed-point FFT-DSP implementation of the FPGA (the relevant codes and instructions)
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-16
    • 文件大小:3.57mb
    • 提供者:tanghongwu
  1. 1111111

    0下载:
  2. 16位定点FFT-DSP的FPGA实现-16-bit fixed-point FFT-DSP for FPGA realization
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-15
    • 文件大小:3.66mb
    • 提供者:hievery11
  1. fft16_vhdl

    0下载:
  2. 16位FFT,含测试,VHDL,浮点FFT算法-FFT-16,VHDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:427.4kb
    • 提供者:杜杜
  1. High-Speed-FFT

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  2. 优秀硕士论文,课题采用现场可编程门阵列((FPGA),设计实现了一种超高速FFT处理器。目前,使用FPGA实现FFT多采用基2和基4结构,随着FPGA规模的不断扩大,使采用更高基数实现FFT变换成为可能。本课题就是采用Alter的Stratix II芯片完成了基16-FFT处理器的设计。在设计实现过程中,以基2-FFT搭建基16-FFT的运算核,合理安排时序,解决了碟形运算、数据传输和存储操作协调一致的问题。由于采用流水线工作方式,使整个系统的数据交换和处理速度得以很大提高。本设计实现了4096
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-14
    • 文件大小:3.59mb
    • 提供者:陈子牙
  1. fft_16

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  2. 基于FPGA用verilog语言实现16点FFT-16-point FFT FPGA-based verilog language
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:1.32kb
    • 提供者:王蕊
  1. 16bitfloatFFT

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  2. 基于fpga的16位浮点fft算法 源码程序无错误 仿真验证过的-16 bit floating-point FFT FPGA source program without error simulation.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-20
    • 文件大小:5.78mb
    • 提供者:满石磊
  1. FPGA-based-FFT-implementation

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  2. 基于FPGA的FFT算法硬件实现 设计了一 种基于 FPGA 的 1 024点 16位 FFT算法, 采用了基 4蝶形算法和流水线处理方式, 提高了 系统 的处理速度, 改善了系统的性能 -FPGA-based FFT algorithm hardware design of a 1024 16-bit FPGA-based FFT algorithm using a radix-4 butterfly algorithm and pipelined approach to improv
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-14
    • 文件大小:408.46kb
    • 提供者:沧海一粟
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