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divider3
- 一个3分频器。可进一步改装成实际需要的分频器使用-a divider. Can be further converted into actual use of the Frequency Divider
Odd_Fren
- 一个3分频的VHDL程序,方便学习且仅供学习之用-a frequency of three minutes VHDL procedures, facilitate learning and learning purposes only
3
- quartusii 三分频电路，大家帮参考一下，有什么问题
3
- quartusii 三分频电路，大家帮参考一下，有什么问题
3-divideverilog
- 三分频源代码设计，适合初学真
分频器FENPIN1
- EDA中常用模块VHDL程序，不同时基的计数器由同一个外部是中输入时必备的分频函数。分频器FENPIN1/2/3(50分频=1HZ，25分频=2HZ，10分频=5HZ。稍微改变程序即可实现)-EDA VHDL modules commonly used procedure, the time - with a counter by the external input is required when the sub-frequency functions. Frequency Divider
deccount3
- 本程序是利用VHDL语言实现3分频器的设计-The program is 3 divider using VHDL language design
music
- 设计并调试好一个能产生”梁祝”曲子的音乐发生器，并用EDA实验开发系统（拟采用的实验芯片的型号可选Altera的MAX7000系列的 EPM7128 CPLD ，FLEX10K系列的EPF10K10LC84-3 FPGA， ACEX1K系列的 EP1K30 FPGA，Xinlinx 的XC9500系列的XC95108 CPLD，Lattice的ispLSI1000系列的1032E CPLD）进行硬件验证。 设计思路 根据系统提供的时钟源引入一个12MHZ时钟的基准频率，对其进行各种分频
div_3
- 不同方法FPGA/Verilog实现3分频,简单易懂，便于理解-Different methods of FPGA/Verilog realization of 3div frequency, easy-to-read, easy to understand
lcd(10-3)
- DSPF2812学习程序： 利用GP定时器4的比较器在产生PWM波，控制LCD背光亮度,系统时钟150M，高速外设时钟25M，128分频后定时器为5.12us,适于初学者学习-DSPF2812 learning process: the use of GP timer 4 comparison of PWM wave generating device to control the LCD backlight brightness, the system clock 150M, high-spe
vhdl
- 3分频 器，LED分位译码电路，交通控制器，序列检测器-four programs based on vhdl
3fenpin
- 3分频的程序，很新鲜的思维，保证好用啊，奇数分频-divide frequency by 3 based on quartusII
VHDL_3_Divider
- 3分频电路的实现，VHDL语言。 供大家参考 -3-band circuit implementation, VHDL language. For reference
PFD50
- 分频器，利用D触发器做的2、3、5分频器-Divider, made use of D flip-flop divider 2,3,5
fenpin
- 3分频和1.5分频，可通过此思路进行奇数分频-1.5 and 3 frequency division
3or5-devided-frequency
- 用verilog实现5分频或者3分频,简单实用-implement the devided five frequency
frediv3
- 该工程设计了一个3分频器。电路结构由D触发器和与非门组成，包括工程完整，时序仿真图。-The project has designed a 3-divider. The circuit structure consists of a D flip-flop and NAND gate, including complete engineering simulation, timing diagram.
fenpin3
- 对波形进行50 占空比的3分频，仿真通过-50 duty cycle of the waveform divided by simulation through
my_eda(3-7)
- 一些关于VHDL的基础小模块程序，比如分频，计数，移位，锁存等程序-Some small modules based on the VHDL program, such as frequency, counting, shift, latches and other procedures
div_3
- 采用Verilog语言对时钟进行3分频，满足系统多时钟频率的要求(3 frequency division of clock in Verilog language to meet the requirement of multi clock frequency of the system)