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可预置的8位计数器源程序
- 可预置的8位计数器程序的主要部分分析 #include <AT89X51.H> //器件配置文件 #define uchar unsigned char //变量类型的宏定义 #define uint unsigned int uchar code SEG7[10]={0x03,0x9f,0x25,0x0d,0x99, //0~9的数码管段码 0x49,0x41,0x1f,0x01,0x09} uchar data cnt[8] //在da
maxshiyan
- 大学vhdl语言实验大全,基于max-plus2平台,内有8-3译码器,8位加法器,数字钟，数码显示，74ls138，8，4位计数器，d，rs触发器，加法器，交通灯等，此原码基于长江大学可编程器件实验箱,如要运行在其他平台上需要重新定义管脚-University VHDL language experiment Daquan, based on the max-plus2 platform within 8-3 decoder, 8 Adder, digital clock, digital d
chg_counter
- 可预置可逆4位计数器 利用AT89S51单片机的P1.0－P1.3接四个发光二极管L1－L4，用来指示当前计数的数据；用P1.4－P1.7作为预置数据的输入端，接四个拨动开关K1－K4，用P3.6/WR和P3.7/RD端口接两个轻触开关，用来作加计数和减计数开关 -be reversible four preset counter use AT89S51 SCM P1.0 - P1.3 then made 4 LED L1 - L4, used to indicate the c
4bitadd
- 4位全加器原码，包括仿真码和4位计数器码。-four full adder original code, including the simulation code and four counter code.
可预置可逆4位计数器
- 可预置可逆4位计数器
4选1数据选择器设计
- 3-8译码器设计 4选1数据选择器设计 4位比较器设计 七人表决器设计 计数器设计 交通灯信号控制器设计,3-8 Decoder 4 election to choose a data compared Design 4 Design Design a vote of seven traffic lights signal counter design controller design
VHDL设计的相关实验，包括4位可逆计数器
- VHDL设计的相关实验，包括4位可逆计数器，4位可逆二进制代码－格雷码转换器设计、序列检测器的设计、基于ROM的正弦波发生器的设计、数字密码锁的设计与实现。-VHDL design of experiments, including four reversible counters, four reversible binary code- Gray code converter design, the sequence detector design, the ROM-based sine w
pinluji.rar
- 四位十进制频率计设计 包含测频控制器（TESTCTL），4位锁存器(REG4B)，十进制计数器（CNT10）的原程序(vhd)，波形文件(wmf ),包装后的元件(bsf)。顶层原理图文件（Block1.bdf）和波形。 ,Four decimal frequency meter measuring frequency controller design includes (TESTCTL), 4 bit latch (REG4B), decimal counter (CNT10) of t
Vhdl1
- 具有异步清零、同位输入/输出的4位计数器的VHDL代码（包含一个实体和一个与之对应的结构体）-With asynchronous clear, with digital input/output 4-bit counter of the VHDL code (including an entity and a corresponding structure)
bcount4
- 供初入门的学习用的4位计数器程序,简单易懂,可编译通过,可仿真-bcount4
EDA
- 含计数使能、异步复位和计数值并行预置功能4位加法计数器-EDA Electronics Design Automation
ripple_carry_counter
- verilog 语言的简单的4为脉动进位计数器，附带仿真的激励块-verilog language into a simple 4-bit counter for the pulse, with the incentive simulation block
VHDLdigital
- 7段数码管译码器设计与实现 一．实验目的 1. 掌握7段数码管译码器的设计与实现 2. 掌握模块化的设计方法 二．实验内容 设计一个7段数码管译码器，带数码管的4位可逆计数器 [具体要求] 1. 7段数码管译码器 使用拨码开关SW3, SW2, SW1, SW0作为输入，SW3为高位，SW0为低位。 将输出的结果在HEX1，HEX0显示。当输入为‘0000’~‘1111’显示为00~15， 2. 带数码管的4位可逆计数器 将实验三的结果
experiment4_play
- VHDL实验四，设计一个异步清零和同步时钟使能的4位加法计数器-VHDL Experiment 4, an asynchronous reset and synchronous design clock enable 4-bit adder counter
Reversible4-bitcounter
- 可预置可逆4位计数器，本文详细阐述其原理并附有电路原理图，程序用C/汇编语言分别编写，可随意供大家选择，对学单片机的掌握基础应用很有帮助！-Reversible 4-bit counter can be preset, the paper described the principles together with the circuit diagram, program using C/assembly language were written, are free for your choi
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- 可预置可逆4位计数器可预置可逆4位计数器
Reversible reversible 4 bit counter
- 可预制数的4位可逆计数器设计，protues平台 51单片机 全套工程文件：C源码、电路图及文明文档等(4 digit reversible counter design can be prefabricated, Protues platform, 51 single-chip full set of engineering documents: C source code, circuit diagrams and civilized documents)
4位二进制同步计数器
- 用Verilog语言实现4位二进制同步计数器的功能(Write a program in Verilog language to implement the fouction of Four binary synchronous counters.)
4位BCD计数器
- 用Verilog语言编程实现4位BCD计数器的功能(Write the programm with Verilog language to implement the function of 4 - bit BCD counter.)
4位全加器 计数器等程序
- EDA仿真工具使用的，进行EDA开发的多个程序； 包括：4位全加器，12分频，128分频，篮球计数秒表（部分），计数器； 可以搭配EDA仿真软件使用，也可以搭配开发板使用；(EDA simulation tools used for EDA development of multiple programs; Including: 4 bit full adder, 12 frequency division, 128 frequency division, basketball cou