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SPI_VHDL
- SPI串口的内核实现（vhdl）,可以用qII等软件直接加到FPGA或者CPLD里面.-the SPI Serial Kernel (vhdl) can be used directly qII software foisted CPLD or FPGA inside.
vspi_VHDL
- FPGA/CPLD VHDL语言实现SPI，拥有两种模式，FPGA/CPLD即可工作在主机模式，又可工作在从机模式
PC104-CPLD-SPI
- VxWorks下PC104-CAN驱动程序设计,系统的基本功能是通过CPLD 来实现PC/104 总线SPI 总线的数据交换
FPGA实现SPI
- 串行外设接口（SPI） cpld 被动接收
mcu-cpld-spi.mcu与cpld之间spi接口程序
- mcu与cpld之间spi接口程序，mcu为master，cpld用verilog写成slave模块,mcu with spi interface program between the CPLD, mcu for the master, cpld written using Verilog slave module
同有SPI接口的器件进行通信对SPI接口器件的读写控制vhdl源程序
- vhdl实现spi可以同有SPI接口的器件进行通信对SPI接口器件的读写控制vhdl源程序，fpga cpld-vhdl spi can achieve devices with a SPI interface to communicate with devices on the SPI interface to read and write vhdl source code control
slave_spi_ctrl.rar
- SPI 的FPGA控制源代码，用于一般通用的SPI技术，FPGA/CPLD控制的AD数据采集,SPI control course code
cpld_spi
- cpld spi ，功能基本上满足普通项目的使用，欢迎使用。-cpld spi, function essentially to meet the general project use, Welcome.
CPLD
- ad采集的小模块，实现串口转并口的功能，串口是SPI的接口-ad collector modoudle ad ad ad ad ad da da da da shuzi moni moni shuzi caiji caiji caiji caiji caiji caiji caiji
AIC
- 使用FPGA/CPLD设置语音AD、DA转换芯片AIC23，FPGA/CPLD系统时钟为24.576MHz 1、AIC系统时钟为12.288MHz，SPI时钟为6.144MHz 2、AIC处于主控模式 3、input bit length 16bit output bit length 16bit MSB first 4、帧同步在96KHz-The use of FPGA/CPLD set voice AD, DA conversion chip AIC23, FPGA/
spi.sim
- vhdl spi cpld simulation
spi.tan
- vhdl spi cpld fpga cofiguration
spi
- 基于CPLD的用SPI控制pwm的源码，用VHDL编写，已经测试，可以直接使用
DA
- 00IC2407＋CPLD板上选用的DA转换器是TI公司的TLC5620,TLC5620是串行4通道8位 DA 转换器，DSP 通过 SPI 与其接口，TLC5620 的工作频率是 1MHZ,所有 DSP 的 SPI也必须设置位1MHZ, -00IC2407+ CPLD DA converter board is selected TI' s TLC5620, TLC5620 is a serial 4-channel 8-bit DA converters, DSP and its
SPILED
- DSP2812和CPLD关于SPI共同控制的程序代码-DSP2812 and CPLD SPI joint control on the code
zhuzhan
- 无线射频芯片nRF905和单片机AVR、CPLD的扩展的SPI接口的基站控制系统的VHDL语言的程序-Radio frequency chip nRF905 and SCM AVR, CPLD SPI interface, the expansion of the base station control system of the VHDL language program
CPLD-SPI
- CPLD实现SPI接口时序，与SPI接口的外部芯片交互通信-CPLD TEST SPI
SPI-Core_nguyen
- SPI Master Core HDL: VHDL 93 Compatibility: all FPGAs, CPLDs parameterization: - variable data width - Phase/polarity configurable - selectable buffer depth - serial clock devision due to system clock package usage: IEEE
fpga_instantiation
- spi通讯协议，采用第三种CPOL=1，CPHA=1，（1）通过边沿检测技术得出SCK上升沿与下降沿标志,用于下面状态机中的数据采样及发送。 （2）根据时序图，采用1个状态机分别在SCK上升沿实现数据采样（该固件未调用下降沿数据发送）。无论是采样还是发送，都是高位在前，从Bit[7]到Bit[0]，共8位数据。将采集到的八位数据存放入一个16位寄存器中。(SPI communication protocol, using third kinds of CPOL=1, CPHA=1, (1) t
xapp386
- SPI Implementation on CPLD