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搜索资源 - Digital Timer FPGA
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具有定时可调多功能数字电子钟，本人已经在fpga上调试成功-With adjustable multi-function digital electronic clock timer, I have been successful in the fpga debugging
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这是一个基于FPGA设计的24时多功能数字钟，具有正常星期、时、分、秒计时，动态显示，保持、清零、快速校分、整点报时、闹钟功能。-This is an FPGA-based design of multi-function digital clock 24 hours, with a normal week, hours, minutes, seconds, timing, dynamic display, maintaining, resetting, fast school hours, t
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基于FPGA的数字电子钟设计，系统总程序由分频模块、“时分秒”计数器模块、数据选择模块、报时模块、动态扫描显示和译码模块组成。得到一个将“时”、“分”、“秒”显示于人的视觉器官的计时装置。它的计时周期为24小时，显示满刻度为23时59分59秒，另外有校时、校分和整点报时功能，并通过数码管驱动电路显示计时结果。-FPGA-based design of digital electronic clock, the system program by the total frequency modul
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Quartus II was a development tool of CPLD / FPGA by Altera Company. Quartus II provides a fully integrated circuit structure and has nothing with the development package environment, it has all the features of digital logic design, it is including: a
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verilog秒表fpga 4位数码管显示-verilog digital display stopwatch 4
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FPGA实验案例，包含十个实验：数字钟，计时器等-FPGA test case, consists of ten experiments: digital clock, timer, etc.
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FPGA中的定时器，数码管，显示。nios ii中的一个简单例程，简单-The paper describes the FPGA timer, digital tube, display. Nios ii of a simple routines, simple
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它具有计时功能。此秒表有两个按键（reset， start）按下reset键后，秒表清零，按下start键后，开始计时，再次按下start键后， 暂停计时，秒表显示内容闪烁。 用FPGA开发板上的两个七段数码管显示时间（以秒为单位），计时由0 到 59 循环。-It has a timer function. This stopwatch has two buttons (reset, start) reset button is pressed, the stopwatch is clear
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FPGA片上运动计时器实现，使用数码管显示计时，包含暂停与重置-Movement on the FPGA chip timer implementation, use digital display timing, including pause and reset
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基于verilog语言的，FPGA程序，实现可暂停的计时器与数码管显示功能，计时范围0~99秒，精度0.01秒，在EP1C3T100C8上亲测通过-Based verilog language, FPGA program implementation can pause the timer with digital display function, time range from 0 to 99 seconds, precision 0.01 seconds, measured by the
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基于FPGA软核系统，通过nios编程使开发板数码管定时计数-FPGA-based soft-core systems through programmed to nios development board digital timer count
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fpga初始化，实现led流水灯实验，数码管计时，以及开发板各模块初始化-fpga initialize realize led light water experiments, digital timer, as well as the board of each module initialization
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此秒表有两个按键（reset， start）按下reset键后，秒表清零，按下start键后，开始计时， 再次按下start键后， 停止计时， 用FPGA开发板上的两个七段数码管显示时间（以秒为单位），计时由0 到 59 循环。
高级要求（可选）：实现基本要求的前提下，增加一个按键（select），用于轮流切换两个七段数码管分别显示百分之一秒，秒，分钟。
规格说明：
1.通过按下reset键（异步复位），将秒表清零，准备计时，等检测到start键按下并松开后，开始计时 。如果再次检测
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verilog HDL编写的FPGA定时器并用数码管显示(Verilog HDL prepared by the FPGA timer and digital display)
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设计一个用于篮球比赛的定时器。要求：
（1）定时时间为24秒，按递减方式计时，每隔1秒，定时器减1；
（2）定时器的时间用两位数码管显示；
（3）设置两个外部控制开关，开关K1控制定时器的直接复位/启动计时，开关K2控制定时器的暂停/连续计时；当定时器递减计时到零（即定时时间到）时，定时器保持零不变，同时发出报警信号，报警信号用一个发光二极管指示。
（4）输入时钟脉冲的频率为50MHz。
（5）用Verilog HDL语言设计，用Modelsim软件做功能仿真，用Quartus II综
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