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搜索资源列表

  1. ref3

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  2. nexys 2 vhdl reference project for uart
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:483.52kb
    • 提供者:Mishu
  1. uart_vhd

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  2. Test Uart on board Nexys 2by VHD
  3. 所属分类:Project Design

    • 发布日期:2017-04-02
    • 文件大小:443.2kb
    • 提供者:Le Hoan
  1. vacantfiles3

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  2. nexys 2 vga working files
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:3.33kb
    • 提供者:Enticing Fury
  1. lab1

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  2. xilinx官网edk实验,lab1,用nexys 2 板实验源代码-xilinx edk official website experiments, lab1, with nexys 2 plate test source code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-17
    • 文件大小:4.51mb
    • 提供者:youzhiliu
  1. lab2

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  2. xilinx官网edk实验,lab2,用nexys 2 板实验源代码-xilinx edk official website experiments, lab2, with nexys 2 plate test source code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-19
    • 文件大小:4.9mb
    • 提供者:youzhiliu
  1. Nexys2_sch

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  2. digilent最新fpga开发板nexys原理图资料,非常详细,规范。-digilent latest fpga development board nexys schematic information, very detailed, specification.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.64mb
    • 提供者:tiger
  1. dcmotor

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  2. PID dc motor control on Nexys 2 FPGA
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-15
    • 文件大小:5.63kb
    • 提供者:tuan
  1. vhdl-clock-with-vga-output-for-Nexys-2

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  2. Vhdl code for a working digital clock which can be displayed on a vga screen. The clock can be set using a single pushbutton. This project was written for nexys 2 board but can be easily ported to any other fpga using vhdl.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-23
    • 文件大小:27.75kb
    • 提供者:hatsjoe
  1. Alu-with-seven-segmetn-output

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  2. This contains VHDL source code for a simple arithmetic logic unit. the input and results are displayed on a 4 digit 7 segment display. The user controls the input throug the use of switches. This design was created for the nexys 2 fpga but can be eas
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-24
    • 文件大小:7.85kb
    • 提供者:hatsjoe
  1. UART_VHDLsouce

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  2. nexys 2 examples for improve study of vhdl digital design using diligent fpga board
  3. 所属分类:Other systems

    • 发布日期:2017-04-01
    • 文件大小:5.82kb
    • 提供者:arthur davila
  1. TP1_ALU

    0下载:
  2. Unité arithmetique et logique Nexys 2 board
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-23
    • 文件大小:793.39kb
    • 提供者:ahmed
  1. 7segment-display-VHDL

    0下载:
  2. 使用的NEXYS2原型设计电路板的7段编码器模拟-using the NEXYS 2 prototyping board Simulate the 7-segment encoder
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-02
    • 文件大小:166.36kb
    • 提供者:Li Chen
  1. pong

    0下载:
  2. Code for pong game for nexys 2 fpga spartan 3e device by digilent
  3. 所属分类:Game Program

    • 发布日期:2017-04-14
    • 文件大小:3.05kb
    • 提供者:arsal
  1. OnOff

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  2. Control ON OFF para tarjeta Nexys 2
  3. 所属分类:Project Design

    • 发布日期:2017-05-05
    • 文件大小:203.66kb
    • 提供者:RRShaq
  1. digit_hex_4

    0下载:
  2. 4 Digit HEX Counter,VHDL, Spartan 3E, Nexys 2
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-22
    • 文件大小:182kb
    • 提供者:sidpokhrel
  1. Sec_counter

    0下载:
  2. Seconds Counter USing 50Mhz clock,VHDL, Spartan 3E, Nexys 2
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-25
    • 文件大小:138kb
    • 提供者:sidpokhrel
  1. Sevensegnemt

    0下载:
  2. Seven Segment Decode And Display All HEX,VHDL, Spartan 3E, Nexys 2
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-23
    • 文件大小:192kb
    • 提供者:sidpokhrel
  1. Lab5

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  2. In this lab you will combine the techniques you learned in the previous labs and new ones to design an electric wheel of fortune on the Nexys-2 board. New coding techniques introduced in this lab are building vhdl modules using packages and procedure
  3. 所属分类:其他

    • 发布日期:2017-12-30
    • 文件大小:128kb
    • 提供者:FAIZA
  1. Nexys-4-OOB-2016.4-2

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  2. 此文件为NEXYS4官方demo,供大家参考(NEXYS4 official demo)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-10
    • 文件大小:183kb
    • 提供者:Phantom1003
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