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搜索资源列表

  1. dds_new

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  2. 驱动时钟加入了PLL,使得DDS的驱动时钟可变.32位的NCO使得DDS的分辨率可以做到Hz量级-Clock driver joined the PLL, the DDS makes the clock-driven variable-.32-bit NCO makes the resolution of DDS can be done Hz magnitude
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:1.93mb
    • 提供者:李春剑
  1. DPLL

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  2. 数字锁相环频率合成器的设计,鉴相器、环路滤波器、数控振荡器、反馈分频器-Digital PLL frequency synthesizer, phase detector, loop filter, NCO, feedback divider
  3. 所属分类:Communication

    • 发布日期:2017-03-27
    • 文件大小:779.95kb
    • 提供者:taotao
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