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DDS+PLL
- 基于FPGA的新的DDS+PLL时钟发生器-FPGA-based new DDS PLL clock generator
pll
- fpga中pll时钟实现的源代码，可实现倍频或分频
PLL
- 关于在FPGA或CPLD锁相环PLL原理与应用,介绍用FPGA的分频技术.
pll
- 用FPGA实现数字锁相环，开发环境为ISE
pllverilog 完成pll锁相环的设计
- 基于FPGA的程序编写，完成pll锁相环的设计，实验证明次程序是完整的-FPGA-based programming, complete pll PLL design, experiments show that second program is complete
FPGA-global-clk-design-
- FPGA的全局时钟应该是从晶振分出来的，最原始的频率。其他需要的各种频率都是在这个基础上利用PLL或者其他分频手段得到的；因为全局时钟需要驱动很多模块，所以全局时钟引脚需要有很大的驱动能力，FPGA一般都有一些专门的引脚用于作为全局时钟用，他们的驱动能力比较强-FPGA' s global clock should be divided out from the crystal, the frequency of the most original. Other needs of the
ex8_9_PLL
- FPGA入门，PLL不再是难题；本文件包提供PLL的的程序，供大家参考，请做出批评-FPGA Starter, PLL is no longer a problem this package provides procedures for the PLL, for your reference, please make a critical
FPGA-based-design-of-DPLL
- 采用VHDL设计的全数字锁相环电路设计，步骤以及一些详细过程介绍。-VHDL design using all-digital PLL circuit design, detailed process steps and some introduction.
dds
- 基于FPGA的DDS设计，本程序采用verilog HDL语言编写，使用DDS+Pll倍频-The DDS-based FPGA design, the procedures used verilog HDL language, the use of DDS+ Pll frequency
42pcb
- 该工程是一个FPGA的开发板 主要包括了FPGA芯片:EP3C25Q240C8 FPGA的配置芯片采用：EPCS16 USB芯片：CY7C68013A USB的FLASH采用：24LC64 AD芯片：AD9238 电源部分：LMS1117-3.3两块分别对USB、模拟部分和FPGA供电；LMS1117-1.2为FPGA核心电压；LMS1117-2.5为 IO口及PLL供电 9盏LED，4个开关 主要完成的一个功能是高速模拟信号的采集，以及上位机传输
LMX2531_PLL_module
- 利用FPGA完成对锁相芯片LMX2531初始化，语言为VHDL.-this module solute the PLL chip LMX2531 event ,using FPGA with VHDL.
pll(FPGA)
- 利用VHDL语言对FPGA进行锁相环倍频，经调试已经在开发板上实现倍频-The FPGA using VHDL language PLL frequency multiplier, the debug board has been achieved in the development of frequency
PLLfpgapaper
- 实现数字锁相环的一篇论文，FPGA实现，用于位同步。-Paper digital PLL, FPGA implementation for bit synchronization.
FPGAPLL
- FPGA做的PLL 可以使用，比软件自带的省一些资源-PLL can be used FPGA to do more than the software comes with some of the resources of the province,
CyclonePLL
- Cyclone™ FPGA具有锁相环（PLL）和全局时钟网络，提供完整的时钟管理方案。Cyclone PLL具有时钟倍频和分频、相位偏移、可编程占空比和外部时钟输出，进行系统级的时钟管理和偏移控制。Altera® Quartus® II软件无需任何外部器件，就可以启用Cyclone PLL和相关功能。本文将介绍如何设计和使用Cyclone PLL功能。 PLL常用于同步内部器件时钟和外部时钟，使内部工作的时钟频率比外部时钟更高，时钟延迟和时钟偏移最小，减小或调整时钟
PLL
- 基于FPGa实现一个数字锁相环，实现时钟恢复，具有较好的通用性。-pll
PLL
- 一个基于FPGA的设计，使用锁相环，可以输出多个不同频率的时钟-failed to translate
PLL
- FPGA实现的PLL程序，是一本书的例子程序，很有价值-PLL FPGA implementation procedures, is an example of a program book, great value
FPGA分频
- xilinx spant6 PLL分频，生成4个不同频率的时钟，实现LED闪烁。(xilinx spant6 PLL frequency division)
31767694FPGA-PLL
- PLL CONFIGURATION USING FPGA