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PLL_test
- 开发环境为TI的CCS软件。此代码为TMS320C6713的PLL测试例程。-Development environment for TI' s CCS software. The code for the TMS320C6713 PLL test routines.
PLL_test
- 基于DSP6713，对DSP内的锁相环相关的寄存器进行设置，实现锁相环倍频功能，DSP入门级资料。-Based on the DSP6713, the DSP phase-locked loops in the relevant register set, realization of PLL frequency multiplier function, DSP entry-level data.
pll_test
- phase locked loop pll as fm demodulator
PLL_test
- 用于飞思卡尔XCB100的锁相环驱动程序-PLL for Freescale XCB100 drivers
PLL_test
- EP2S90 测试pll的代码 很全面的呀-EP2S90 pll code is very comprehensive test
PLL_test
- DSP6713的PLL测试程序，包括FPGA的接口程序，DSP与FPGA协同工作。-DSP6713 PLL test procedures, including the FPGA interface program, DSP and FPGA to work together.
PLL_test
- dsp6713锁相环pll使用历程，方便大家使用，经过验证，稳定可靠运行。-dsp6713 locked loop pll use process, facilitate the use of proven, stable and reliable operation.
pll_test
- 描述了利用spartan6系列FPGA，实现PLL锁相环的功能代码(Describes the use of spartan6 series FPGA, PLL PLL to achieve the functional code)
pll_test
- PLL，即锁相环。是FPGA中的重要资源。由于一个复杂的FPGA系统往往需要多个不同频率，相位的时钟信号。所以，一个FPGA芯片中PLL的数量是衡量FPGA芯片能力的重要指标。FPGA的设计中，时钟系统的FPGA高速的设计极其重要，一个低抖动, 低延迟的系统时钟会增加FPGA设计的成功率。本例程调用Xilinx提供的PLL核来产生不同频率的时钟, 并把其中的一个时钟输出到FPGA外部IO上, 也就是开发板的SMA接口上。(PLL, pll. It's an important resource
PLL_test
- 用FPGA实现锁相环分频，将基准时钟频率通过PLL核分频生成多种时钟生成。(Phase-locked loop with FPGA to achieve frequency division, the frequency of the reference clock through the PLL core frequency to generate a variety of clock generation.)