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8倍频vhdl
- 该文件可用vhdl语言实现时钟8倍频，运行环境可在maxplus2和ise的仿真软件上-the document available VHDL Language 8 clock frequency, the operating environment and ideally maxplus2 simulation software
pulse-VHDL
- 可控脉冲产生ＶＨＤＬ程序 开发软件ＩＳＥ，程序通过了器件后仿真并在芯片ＸＣ９５７２中实现了-controllable pulse generated VHDL ISE software development procedures, procedures adopted after the simulation devices and chips to achieve the XC9572
vhdl-2
- UART 的VHDL源代码。可在ISE, Max-Plus II,等开发环境下实现。-UART VHDL source code. The ISE, Max-Plus II, and other development environments under.
CCDOUT
- CCD信号由于其特殊性,一般不能有信号源产生,本程序采用VHDL语言，以ISE为开发平台，产生了模拟CCD信号的数字信号，只需经DA转换便能实现-CCD signal because of its uniqueness, not generally produce a signal source, the procedures used VHDL, ISE as a development platform, have CCD signal simulation of digital signa
VHDL
- 本系统使用VHDL语言进行设计，采用自上向下的设计方法。目标器件选用Xilinx公司的FPGA器件，并利用Xilinx ISE 7.1 进行VHDL程序的编译与综合，然后用Modelsim Xilinx Edition 6.1进行功能仿真和时序仿真。
VHDL上机手册(基于Xilinx ISE & ModelSim).doc
- VHDL上机手册(基于Xilinx ISE & ModelSim).doc
典型实例10.8 字符LCD接口的设计与实现
- 典型实例10.8 字符LCD接口的设计与实现 软件开发环境：ISE 7.1i 硬件开发环境：红色飓风II代－Xilinx版 1. 本实例控制开发板上面的LCD的显示； 2. 工程在\project文件夹里面 3. 源文件和管脚分配在\rtl文件夹里面 4. 下载文件在\download文件夹里面,.mcs为PROM模式下载文件,.bit为JTAG调试下载文件。,Typical examples of character LCD interface 10.8 The Des
shuzixiangweibiao.rar
- 数字相位表，实现两个信号的鉴相。输入信号，输出相位差,VHDL、ISE、MODELSIM
FIFO
- it is a verilog code written for FIFO in modelsim simulator and it will synthesize in xinlix ise 8.2i.i have tested it om my kit.[i mae my own kit for spartan2 device].you can use this code in any DSP project in which data entry is required.-it is a
uart_ise_vhdl
- fpga里实现 uart 经典 vhdl语言写的 ise工程文件-fpga implementation in vhdl language classic uart of ise project file
ISE
- 是ISE的中文教程，主要是对初学者演示和展示在XILINX的ISE集成软件环境下，如何用VHDL和原理图的方式进行设计输入，用MOdelsim方针。-ISE is a Chinese course is mainly for beginners and display presentation of the ISE in XILINX Integrated Software environment, how to use VHDL and schematic design entry way,
FIFO
- This code is a FIFO memory vhdl developed in ISE Software
ISE
- 介绍Xilinx公司FPGA/CPLD的集成开发环境——ISE软件的简单使用，该软件环境集成了FPGA的整个开发过程所用到的工具。主要介绍了用VHDL、VerilogHDL、原理图以及用ModelSim 仿真工具对设计进行功能仿真和时序仿真以及将数据流文件加载到FPGA等方面的内容。-Xilinx Inc. introduced FPGA/CPLD integrated development environment- ISE software simple to use, the softwa
USB
- Verilog实现的USB程序，用ISE打开工程文件即可-Verilog implementation USB program, open the project file with the ISE can be
VHDL-Xilinx-ISE-a-ModelSim
- VHDL上机手册（基于Xilinx ISE & ModelSim）-VHDL-on manual (based on the Xilinx ISE & ModelSim)
3-8译码器VHDL描述
- 在开发板FPGA：Spartan-3E 系列，型号：XC3S500E，封装：FGT320，速度-4；利用XIlinX编程，使用VHDL语言来描述组合逻辑器件3-8译码器(In the FPGA:Spartan-3E development board series, XC3S500E, FGT320, -4 package: speed; the use of XIlinX programming, using VHDL language to describe the combination
按键去抖电路VHDL描述
- 在开发板FPGA：Spartan-3E 系列，型号：XC3S500E，封装：FGT320，速度-4，利用Xilinx ISE软件，利用VHDL软件编写按键去抖电路，包含实验说明以及代码实现VHDL.doc文件,UCF管脚绑定文件(In the FPGA:Spartan-3E development board series, XC3S500E, package: FGT320, speed -4, using Xilinx ISE software, write the debounce cir
ise
- 在ise软件上，用VHDL语言，设计的数字跑表，可以两位计数，含分频器，计数器(In the ISE software, using VHDL language digital stopwatch design, can two counts, including frequency divider, counter)
15阶m序列VHDL
- 高阶m序列，VHDL语言在ISE平台完成，生成多项式f(x)=x15+x+1
2FSK调制解调的FPGA实现（VHDL）
- 2FSK调制解调的FPGA设计，基于XINLINX的ISE平台开发，采用VHDL语言设计，有设计文档，欢迎学习借鉴(The FPGA design of 2FSK modulation and demodulation, based on the ISE platform of xinlinx, is designed with VHDL language, with design documents, welcome to learn)