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搜索资源列表

  1. 目前以太网PHY芯片是通过总线MDC/MDIO

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  2. 目前以太网PHY芯片是通过总线MDC/MDIO,但是基本上是通过MAC芯片直接管理的,本代码实现了通过FPGA管理PHY。即由FPGA完成MII管理,At present, Ethernet PHY chip through the bus MDC/MDIO, but basically through the direct management of MAC chip, the code through the FPGA implementation management PHY. FPGA
  3. 所属分类:VHDL编程

    • 发布日期:2015-05-26
    • 文件大小:1.76kb
    • 提供者:leon
  1. usb_phy.tar

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  2. Very simple USB 1.1 PHY. Includes all the goodies: serial/parallel conversion, bit stuffing/unstuffing, NRZI encoding decoding. Uses a simplified UTMI interface. Currently doesn t do any error checking in the RX section [should probably check f
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:7.21kb
    • 提供者:eldis
  1. USB2.0

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  2. UTMI全称为 USB2.0 Transceiver Macrocell Interface,此协议是针对USB2.0的信号特点进行定义的,分为8位或16位数据接口。目的是为了减少开发商的工作量,缩短产品的设计周期,降低风险。此接口模块主要是处理物理底层的USB协议及信号,可与SIE整合设计成一专用ASIC芯片,也可独立作为PHY的收发器芯片,下以8位接口为例介绍PHY的工作原理及设计特点。 -UTMI called USB2.0 Transceiver Macrocell Interfac
  3. 所属分类:USB develop

    • 发布日期:2016-07-15
    • 文件大小:205.54kb
    • 提供者:leixueyan
  1. Mac_Phy_IF

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  2. 物理层和MAC层的接口控制文件,主要管理两层之间的时序控制-Physical layer and MAC layer interface control documents, the main management of the timing between two-tier control
  3. 所属分类:WinSock-NDIS

    • 发布日期:2017-03-29
    • 文件大小:1.55kb
    • 提供者:小贝
  1. mdio

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  2. MDIO verilog RTL代码,SOC可以通过MDIO接口来访问外部PHY等慢速外设-MDIO verilog RTL code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2016-01-27
    • 文件大小:4kb
    • 提供者:dingyy
  1. pcie_vera_tb_latest.tar

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  2. FEATURES • 16 bit PIPE Spec PCI Express Testbench • Link training • Initial Flow Control • Packet Classes for easy to build PHY,DLLP and TLP packets • DLLP 16 bit CRC and TLP LCRC generation • Sequence Number
  3. 所属分类:Embeded-SCM Develop

    • 发布日期:2017-04-24
    • 文件大小:166.08kb
    • 提供者:Arun
  1. 802.11_PHY_PLCP

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  2. 所属分类:Embeded-SCM Develop

    • 发布日期:2017-04-16
    • 文件大小:103.58kb
    • 提供者:何波
  1. usb_latest.tar

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  2. 用VHDL语言编写的USB 2.0IP核。USB 2.0的传输速率是高速率480 Mb/s,需要再外扩一个PHY。-This is a USB 2.0 compliant core,USB 2.0 allows data transfers of 480 Mb/s. Because of the high interface speed, an external PHY will be required with this core.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:191.62kb
    • 提供者:liang
  1. intit

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  2. 初始化网络芯片,我负责的是MAC的初始化和PHY初始化。可以试着在此基础上编写以太网。-Initialize the network chip, I am responsible for the MAC and PHY initialization initialization. Can try to write on this basis Ethernet.
  3. 所属分类:Other systems

    • 发布日期:2017-03-29
    • 文件大小:1.88kb
    • 提供者:张见平
  1. ECMA-369

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  2. 所属分类:Windows Develop

    • 发布日期:2017-03-28
    • 文件大小:609.02kb
    • 提供者:zhouli
  1. DX-PHY

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  2. ddr phy design spec and example-ddr phy design spec and example!!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-26
    • 文件大小:245.49kb
    • 提供者:yangxf
  1. ofdmbaseband

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  2. the OFDM PHY is adaptive therefore it supports multiple schemes BPSK, QPSK, 16-QAM and 64-QAM for data carriers’ modulation. The constellation diagrams are gray mapped and shows the magnitudes I and Q (In-phase and Quadrature) components of e
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:1.43mb
    • 提供者:san
  1. scrambler-wimax

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  2. This package contains synthesizable VHDL codes for scramber/descrambler module for IEEE 802.16 WiMAX PHY layer.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:1.22kb
    • 提供者:zpatel
  1. convol_enc

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  2. VHDL code for convolution encoder for wimax PHY layer. This design also has control to add controlled amount of noise in encoded output.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:1.18kb
    • 提供者:zpatel
  1. USB1.1-VHDL

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  2. USB PHY RX DPLL This source file may be used and distributed without restriction provided that this copyright statement is not removed from the file and that any derivative work contains the original copyright notice and the associated disclaimer.-US
  3. 所属分类:software engineering

    • 发布日期:2017-11-09
    • 文件大小:6.38kb
    • 提供者:LJ
  1. MII

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  2. 以太网MII芯片配置接口的VHDL设计,配置PHY芯片的模块设计-Ethernet MII chip configuration interface VHDL design, configuration PHY chip module design
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-25
    • 文件大小:1.56kb
    • 提供者:雷伟林
  1. PHY_DD6

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  2. 10/100 Base-T Ethernet PHY test for Spartan-6 on microblaze processor.
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-12
    • 文件大小:11.09mb
    • 提供者:kilometrix
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