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watch2
- vhdl实现watchdog,在逻辑中可以加入本模块,实现看门狗。-VHDL achieve watchdog, the logic of the modules can be added to achieve watchdog.
WatchDog
- 对与单片机常用的功能看门狗,本程序用vhdl硬件语言实现次功能。
watch_dog_rtl_source
- watch dog written in vhdl and has been imp.
watchver
- watchdog with verilog
watch_dog_rtl_source
- Watchdog timer verilog RTL code
VHDLbasicExampleDEVELOPEMENTsoursE
- 这里收录的是《VHDL基础及经典实例开发》一书中12个大型实例的源程序。为方便读者使用,介绍如下: Chapter3:schematic和vhdl文件夹,分别是数字钟设计的原理图文件和VHDL程序; Chapter4:multiplier文件夹,串并乘法器设计程序(提示:先编译程序包); Chapter5:sci文件夹,串行通信接口设计程序; Chapter6:watchdog文件夹,看门狗设计程序; Chapter7:taxi文件夹,出租车计价器设计程序; Chapte
watchdog
- 看门狗定时器Verilog源码;用于MCU的辅助模块,定时特定的时间来做硬件复位,是用于避免固件跑死的一个机制。-Watchdog verilog source.
Watchdog
- 基于VHDL语言,实用的看门狗功能设计程序-Based on the VHDL language, and practical watchdog function of the design process