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搜索资源列表

  1. Altera.Oct05

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  2. FPGAs rise to meetincreasing DSP system requirements-FPGAs rise to meetincreasing DSP system're quirements
  3. 所属分类:开发工具

    • 发布日期:2008-10-13
    • 文件大小:183.32kb
    • 提供者:黄名
  1. DigitalStopwatch

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  2. 本数字秒表采用ALTERA公司ACEX1K系列的EP1K100QC208-3芯片为核心。数字秒表实现的功能:按开始开关启动秒表并开始计时,实现了从0.01秒到59分59.99秒的计时,若期间由于某种需要,按下暂停开关(开始开关),当事情解决,重新按下开始开关,使其从暂停状态恢复到工作状态。,当下一次计时时,按下清零开关,对其进行清零操作。-The digital stopwatch using ALTERA company ACEX1K series EP1K100QC208-3 chip as
  3. 所属分类:Embeded-SCM Develop

    • 发布日期:2017-04-17
    • 文件大小:16.9kb
    • 提供者:sunnan
  1. altera_reed_solomon_design

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  2. altera 的reed solomn 设计-reed solomn design from altera
  3. 所属分类:Other systems

    • 发布日期:2017-05-02
    • 文件大小:563.45kb
    • 提供者:richard
  1. s4gx_reconfig_sim

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  2. 这是Altera ALTGX的动态重配置的一个应用实例。包含源码,动态重配置文件和仿真文件,经过验证,实际可用。-This is the Altera ALTGX the dynamic reconfiguration of an application example. Contains the source code, dynamic re-configuration files and simulation files, proven, practical use.
  3. 所属分类:Other systems

    • 发布日期:2016-09-18
    • 文件大小:67.93kb
    • 提供者:洛空奇
  1. auk_rtprx-v3.1.0.tar

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  2. The Altera(R) RTP Receiver function implements a buffer for received RTP packets. Duplicated and re-ordered packets are corrected. Missing packets can be fixed using Pro-MPEG Code of Practice #3 Forward Error Correction
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-10
    • 文件大小:2.31mb
    • 提供者:Seok Hoon Shin
  1. dianziqin2--lcd

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  2. 基于Altera公司的开发板DE2--EP2C35F672C6,制作的电子琴,实现do、re、mi、fa、sol、la、xi、do八个音调,并可选择手动或自动播放,其中手动播放可实现存储与回放。并可实现液晶屏对音符的显示。-Development board based on Altera' s DE2- EP2C35F672C6, making organ, realize do, re, mi, fa, sol, la, xi, do eight tones, and can choo
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2016-12-24
    • 文件大小:3mb
    • 提供者:shuaiwa
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