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ADC_VHDL2
- analog to digital converson programmed in VHDL
240128
- 240128液晶驱动程序，本演示程序适用于SMG240128A液晶显示模块与MCS51系列单片机采用MCS51模拟口线的 //硬件连线方式。 // 本演示程序包括T6963C兼容芯片的MCS51模拟口线方式子程序集,T6963C兼容芯片的240128 //液晶显示模块的基本子程序,以及SMG240128系列标准图形点阵型液晶显示的基本演示子程序. // 本演示的内容为,在240列X128行的点阵液晶显示屏上清屏,写数据,读写数据,全屏显示.-240,128 LCD drivers
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- 这是一个有关实时模拟和数字图像处理的fpga程序-This is a real-time analog and digital image processing procedures for the FPGA
DSO
- 介绍高速存储示波器实现方案，DSO有许多模拟示波器没有的控制机构。-Introduced the program to achieve high-speed storage oscilloscope, DSO Analog Oscilloscope many institutions do not control.
DesignofIntegratedCircuitsforOpticalCommunications
- Design of Integrated Circuits for Optical Communications deals with the design of high-speed integrated circuits for optical communication systems. Written for both students and practicing engineers, the book systematically takes the reader from basi
adc
- vhdl实现对模数转换芯片adc0832的控制,程序采用的是状态编码输出.-VHDL realization of analog-digital conversion chip adc0832 control, procedures using state of the output encoding.
shuzisuoxiang
- 数字锁相环(DPLL)技术在数字通信、无线电电子学等众多领域得到了极为广泛的应用。与传统的模拟电路实现的PLL相比，DPLL具有精度高、不受温度和电压影响、环路带宽和中心频率编程可调、易于构建高阶锁相环等优点。-Digital phase-locked loop (DPLL) technology in digital communications, radio electronics, and many other fields has been extremely wide range of
DDS-baseddesignofthesinusoidalsignalgenerator
- 本设计采用AT89552单片机，辅以必要的模拟电路，实现了一个基于直接数字频率合成技术(DDS)的正弦谊号发生器。设计中采用DDS芯片AD9850产生频率1KHZ~10MHZ范围内正弦波，采用功放AD811控制输出电压幅度， 由单片机AT89S52控制调节步进频率1HZ。在此基础上，用模拟乘法器MC1496实现了正弦调制信号频率为1KHZ的模拟相度调制信号；用FPGA芯片产生二进制NRZ码,与AD9850结合实现相移键控PSK、幅移键控ASK、频移镇键FSK。-AT89552 the singl
vhdl
- 信号与线性系统的时频域分析：观测已知方波信号、正弦波信号的频谱；观测实时模拟信号的频谱；加深理解时域周期信号的各频率分量在振幅频谱图上所占的比重；观测相位在波形合成中的作用；LTI系统的频域分析，LTI系统对周期性输入信号的响应。-Signals and linear systems with time-frequency domain analysis: observation known square wave signal, sine wave signal spectrum obser
analog_filter_VHDL
- Analog filter in Vhdl for fpgas
ask100
- 时钟同步模块：通过时钟同步模块，将模拟前端提取的时钟信号和数据进行同步，使得数字后端可以正确读取数据。-Clock synchronization module: The clock synchronization module, the analog front-end of the clock signal extraction and data synchronization, making the number of back-end data can be read correctly
RAM
- 用VHDL编写一个字长16位，容量128B的RAM控制实现程序，并进行设计综合和功能模拟 。含源程序，及实验要求。适合初学者学习使用。-VHDL prepared with a 16-bit word length, 128B of the RAM capacity to achieve process control and design of analog integrated and functional. Containing source code, and experimental
pcm
- 在光纤通信系统中，光纤中传输的是二进制光脉冲"0"码和"1"码，它由二进制数字信号对光源进行通断调制而产生。而数字信号是对连续变化的模拟信号进行抽样、量化和编码产生的，称为PCM（pulse code modulation），即脉冲编码调制。这种电的数字信号称为数字基带信号，由PCM电端机产生。-In optical fiber communication systems, fiber-optic transmission of light pulses is a binary "
dac
- Digital to Analog Converter code VHDL
oscillograph
- 用VHDL编写的oscillograph数字部分源代码，在Altera FPGA上跑通。直接把模拟部分输入输出AD，DA信号接入本模块即可。-Digital oscillograph with the written part of the VHDL source code, in the Altera FPGA on the run-pass. Directly to the analog input and output AD, DA signal can access this modul
memtest
- 在数字系统中，一般存在多个芯片，利用不同的特点用于实现不同的功能，一般都包含CPU,FPGA,AD,DA,memory，ASSP（专用标准模块）,ASIC等。CPU用于进行智能控制，FPGA进行硬件算法处理和多设备接口，AD进行模数转换，DA进行数模转换，memory存储临时数据。因此，FPGA如何与其他芯片进行通讯是重要的设计内容。数据输入，数据输出，双向通讯，指令传递，地址管理，不同时钟的异步通讯问题等等都需要处理。最基本的MEMORY如SRAM(128KX8bbit静态存储器628128)
adfmreceiver
- The design of the All Digital FM Receiver circuit in this project uses Phase Locked Loop (PLL) as the main core. The task of the PLL is to maintain coherence between the input (modulated) signal frequency,iωand the respective output frequency,oωvia p
dff1
- 本程序使用vhdl语言编写，能够使用ALTERA CPLD-EPM3128A 模拟出一个D触发器。-This program written in vhdl language, be able to use of ALTERA the CPLD analog-EPM3128A, a D flip-flop.
ADC
- analog to digital converson programmed in VHDL