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  1. JavaMIPS

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  2. MIPS 仿真器,能够实现汇编,反汇编和模拟运行。自己开发的,java课的大程,可能问题比较多,仅做参考,而且程序架构也设计地不是很好。但作为新手大程学习和简单的MIPS模拟还是没有问题的。 本 MIPS 模拟器支持的指令如下: add,addi,sub,subi,and,andi,or,ori,nor,beq,bne,j,jr,jal,lw,lh,lb,sw,sh,sb, 其中所有的跳 转指令第三个操作数只能为一个行标签[不支持相对地址以及绝对地址],标签可 以写在一行
  3. 所属分类:Java Develop

    • 发布日期:2017-04-09
    • 文件大小:1.42mb
    • 提供者:ly
  1. BNETD

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  2. 暗黑1.09战网开源的程序。 -bnetd
  3. 所属分类:Other Games

    • 发布日期:2017-05-07
    • 文件大小:1.43mb
    • 提供者:xuc
  1. code

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  2. this a muti cycle mips code that it can do mutiply,add,sub,xor,beq,bne,slt,sltu,ori,xori and... and it take address and data and then operate on them.-this is a muti cycle mips code that it can do mutiply,add,sub,xor,beq,bne,slt,sltu,ori,xori and...
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:4.52kb
    • 提供者:sajad
  1. a

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  2. mips single cycle verilog code for add,sub,bne,slt,lw,sw,xori instructions-mips single cycle verilog code for add,sub,bne,slt,lw,sw,xori instructions
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:8.41kb
    • 提供者:nhan
  1. DSP_mutipile_MIPS_CPUcode

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  2. 32位多周期MIPS微处理器设计代码。具体功能: 运行下列的6类32条MIPS32指令。 算术运算指令:ADD、ADDU、SUB、SUBU、ADDI、ADDIU。 逻辑运算指令:AND、OR、NOR、XOR、ANDI、ORI、XORI、SLT、SLTU、SLTI、SLTIU。 移位指令:SLL、SLLV、SRL、SRLV、SRA。 条件分支指令:BEQ、BNE、BGEZ、BGTZ、BLEZ、BLTZ。 无条件跳转指令:J、JR。 数据传送指令:LW、SW。 -Mu
  3. 所属分类:assembly language

    • 发布日期:2017-03-26
    • 文件大小:14.86kb
    • 提供者:姬一
  1. Modifying single datapath

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  2. We had to modify the single cycle datapath to support the execution of the following instructions: addi, ori, andi, xori, xor and bne; in addition to the instructions supported. Our datapath had to include all necessary functional units with connecti
  3. 所属分类:报告论文

    • 发布日期:2013-04-22
    • 文件大小:223.82kb
    • 提供者:Nadine_2013
  1. PipelineCPU

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  2. 设计一个32位流水线MIPS微处理器,具体要求如下: 1. 至少运行下列MIPS32指令。 ①算术运算指令:ADD、ADDU、SUB、SUBU、ADDI、ADDIU。 ②逻辑运算指令:AND、OR、NOR、XOR、ANDI、ORI、XORI、SLT、SLTU、SLTI、SLTIU。 ③移位指令:SLL、SLLV、SRL、SRLV、SRA。 ④条件分支指令:BEQ、BNE、BGEZ、BGTZ、BLEZ、BLTZ。 ⑤无条件跳转指令:J、JR。 ⑥数据传送指令:LW、SW
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:11.55kb
    • 提供者:Peter
  1. new

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  2. 1、PC和寄存器组使用时钟触发。 2、指令存储器和数据存储器存储单元宽度一律使用8位,即一个字节的存储单位。 3、控制器部分可以考虑用控制信号真值表方法(有共性部分)与用case语句方法逐个产生各指令其它控制信号相配合,注意:信号必须与状态配合。。当然,还可以用其它方法,自己考虑。 4、试用的汇编程序,而且必须包含所要求的所有指令。Slt、sltu指令必须检查两种情况:“小于”和“大于等于”;beq、bne指令必须检查两种情况:“等”和“不等”。这段汇编程序必须尽量优化,同时,给出每条指令
  3. 所属分类:其他

    • 发布日期:2017-12-31
    • 文件大小:6kb
    • 提供者:Animal
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